JPH0554732B2

JPH0554732B2 -

Info

Publication number: JPH0554732B2
Application number: JP60118684A
Authority: JP
Inventors: Garii Horachetsuku Robaato
Original assignee: General Electric Co
Current assignee: General Electric Co
Priority date: 1984-05-31
Filing date: 1985-05-30
Publication date: 1993-08-13
Also published as: JPH07226098A; US4612459A; KR850008729A; JPS619017A; KR910000964B1; JP2665457B2

Description

【発明の詳細な説明】

＜発明の分野＞この発明は、バツフア回路に関するものであ
り、特に各種の異つた使用者の信号を標準信号に
変換するための異つたモードで動作するようにプ
ログラムされるバツフア回路に関する。＜発明の背景＞個々の使用者が回路を駆動、動作、あるいは付
勢するための異つた信号を発生する多数の異つた
顧客（使用者）が使用することを意図した電子回
路の設計には色々な問題がある。例えば、読出し
専用メモリ（ROM）チツプは通常このROMを
動作可能状態とするために付勢信号が供給される
１あるいはそれ以上のチツプ選択端子を有してい
る。使用者の供給した付勢信号が高レベルのとき
ROMを動作状態とする（すなわち選択する）こ
とを必要とする使用者がある。他の使用者は、こ
の使用者の供給する信号が低レベルのときROM
が選択されることを必要とする。さらに他の使用
者は、チツプ選択端子に供給される信号の値には
関係なくROMは常に付勢（すなわち動作可能状
態となる）されることを必要とする。異なる使用者の要求は互いに両立できない。そ
のため、ROMチツプの生産者は異つた形式の同
じチツプを提供するのが普通である。このため製
造原価は高くなり、チツプの総合利用価値は低く
なつている。このような点から異つた使用者の要
求を満たすように容易に改変することのできる標
準部品を製造することが望ましく、また有利であ
る。＜発明の概要＞従つて、この発明を実施した回路は、その入力
の信号と同相、入力の信号と逆相のいずれか、あ
るいは入力信号の値に無関係な一定値の出力を発
生するようにプログラムできるプログラム可能な
バツフア回路を有している。プログラムされたバ
ツフアの入力に供給された種々の異なる利用者の
信号は標準回路を駆動、動作、あるいは付勢する
ことのできる標準信号の出力を生成する。＜実施例の説明＞以下、図示の実施例によつてこの発明を詳細に
説明する。なお、各図面で同じ参照番号は同じ回
路成分を示している。この発明を実施するプログラム可能バツフアを
構成するのに必要な論理回路は第１図の点線で示
す枠１０内に含まれている。外部命令信号Ｓ、例
えば顧客（または使用者）が発生するチツプ選択
命令信号は入力端子１１に供給される。信号Ｓお
よび第１プラグラム可能信号Ｘ１は２入力ノアゲ
ードＧ１の各入力に供給される。ゲートＧ１の出
力Ｚ１および第２プログラム可能信号Ｘ２は２入
力排他的オアゲートＧ２の各入力に供給される。
ROM１２の端子１２１に供給されたゲートＧ２
の出力Ｚ２はROM１２を選択するために内部で
発生された信号として動作する。以下の説明で
は、Ｚ２が高レベルにあるとROM１２は選択さ
れて動作可能状態とされ、Ｚ２が低レベルにある
とROM１２は選択されず、非動作状態にあると
仮定する。ゲートＧ１に供給された信号Ｘ１の値は、スイ
ツチＳ１を閉じ、スイツチＳ２を開くことにより
V_DDボルト（論理“１”または“高”レベル）に
セツトされる。一方、スイツチＳ１を開き、スイ
ツチＳ２を閉じてＸ１をアースにクランプまたは
接続すると、Ｘ１は接地電位（論理“０”または
“低”レベル）にセツトされる。同様にゲートＧ
２に供給される信号Ｘ２は、スイツチＳ３を閉
じ、スイツチＳ４を開くことによつて高レベルに
セツトされ、またＸ２はスイツチＳ３を開き、ス
イツチＳ４を閉じることによつて低レベルにセツ
トされる。プログラム可能バツフア１０はROM１２を含
む集積回路９上に形成される。ROM１２は多数
の周知の読出し専用メモリの任意のものを使用で
きる。以下の説明を簡単にするために、次のように仮
定する。 (1) ROM１２は「直列読出し専用メモリ導体
（Series Read Only Memory Conductor）」
という名称の米国特許第4142176号明細書に示
されている形式のものとする。 (2) メモリ素子のROM１２のマトリツクスは、
製造工程の一部の期間中にイオンを打込むこと
によつて使用者の要求に適合するように調整さ
れている。イオン打込みはROMマトリツクス
１２中に含まれる選択されたメモリ素子の導電
性を変更するために使用される。一例として、
イオン打込み前は、ROM１２中のすべてのメ
モリ素子は最初エンハンスメント形の絶縁ゲー
ト電界効果トランジスタ（IGFET）として構
成されている。選択された（すなわちプログラ
ムされた）素子にイオンを打込むことにより、
それらをデプリーシヨン形トランジスタに変換
する。当技術分野で周知のように、デプリーシ
ヨン形トランジスタは、そのゲート電極とソー
ス電極との間に印加される電圧が０ボルトのと
きも導通する。アレー中の非選択（すなわちプ
ログラムされていない）素子はエンハンスメン
ト形の特性のまゝである。すなわち、それを導
通させるためにはそのゲート電極とソース電極
との間に印加される電圧はある閾値電圧V_Tを
超過しなければならない。 (3) ROM１２は、その入力１２１に供給される
信号（例えばＺ２）が高レベルのとき付勢また
は動作状態にされる。Ｚ２が低レベルのときは
ROM１２は選択されず、非動作状態にされ
る。上述のように、この発明によつて解決される問
題は、次のリストに示すように異なる使用者の要
求に応じてROM１２が付勢されることである。 (1) ある使用者の要求は、こゝでは外部能動高レ
ベル状態と称する高レベル入力信号Ｓを供給す
るとROM１２を付勢状態とすることを命令す
ることであり、 (2) 他の使用者の要求は、こゝでは外部能動低レ
ベル状態と称する低レベル入力信号に応答して
ROM１２を付勢状態とすることであり、 (3) さらに他の使用者の要求は、入力端子１１に
供給される信号Ｓの値には無関係にROM１２
を付勢状態にすることである。これらの異つた互いに排他的な使用者の要求
は、スイツチＳ１，Ｓ２，Ｓ３，Ｓ４によつてバ
ツフア１０をプログラムすることによつて満たさ
れる。すなわち、スイツチＳ１，Ｓ２，Ｓ３，Ｓ
４の設定を変えることによつて制御信号Ｘ１，Ｘ
２は選択的に高または低レベルにセツトされる。
Ｘ１，Ｘ２の各１つを選択的に高または低レベル
にセツトすることにより、プログラム可能バツフ
ア１０は、(1)使用者の高レベル信号ＳがROM１
２を付勢することを意図するときは非反転バツフ
アとして動作し、(2)使用者の低レベル信号Ｓが
ROM１２を付勢することを意図するときは反転
バツフアとして動作し、(3)使用者の要求が、入力
信号の値のレベルには無関係な一定（例えば高レ
ベル）の出力レベルを発生させることにある場合
は、そのように動作する。その結果、高レベルＺ２がROM１２を付勢す
るという仮定に対しては、制御信号Ｘ１，Ｘ２
は、使用者の要求がROM１２を付勢することに
あるときはいつでも内部チツプ選択信号Ｚ２を高
レベル付勢状態に駆動するのに必要な（高レベル
または低レベル）状態にセツトされる。次に、Ｘ１が低レベル、Ｘ２が高レベルにセ
ツトされたとき、外部能動高レベル入力状態
（すなわちＳは高レベル）に応答して内部チツ
プ付勢信号Ｚ２を高レベル状態にセツトまたは
駆動する場合について説明する。Ｘ１は低レベ
ルのとき、ノアゲートＧ１はインバータとして
動作し、Ｇ１の出力Ｚ１はに等しく、Ｓの補
信号または反転状態となる。従つて、Ｘ１が低
レベルにセツトされていると、Ｓが低レベルの
ときＺ１は高レベルに、Ｓが高レベルのときＺ
１は低レベルになる。ゲートＧ２は排他的オア
ゲードで、その２つの入力Ｚ１，Ｘ２が異つた
論理状態（すなわちＸ２が高レベルで、Ｚ１が
低レベル、またはＸ２が低レベルで、Ｚ１が高
レベル）のとき、その出力Ｚ２は高レベルにな
り、その２つの入力Ｘ２とＺ１が同じ２進値
（すなわちＸ２，Ｚ１が共に高レベル、または
Ｘ２，Ｚ１は共に低レベル）のとき、その出力
Ｚ２は低レベルになる。Ｘ１は低レベルにセツ
トされていると、Ｓが高レベルのときＺ１は低
レベルである。Ｘ２が高レベルにセツトされて
いるとき、ゲートＧ２に低レベルのＺ１を供給
すると、Ｚ２は高レベルになる。従つて、Ｘ１
は低レベルにセツトされていると、Ｓが高レベ
ルのとき、Ｘ２は高レベルにセツトされ、Ｚ２
は高レベルに駆動される。従つて、Ｘ１が低レ
ベルにセツトされ、Ｘ２が高レベルにセツトさ
れると、ROM１２はＳが高レベルのとき付勢
（選択）される。Ｘ１は低レベルにセツトされていると、Ｓが
低レベルのとき、Ｚ１は高レベルに駆動され
る。Ｘ２は高レベルにセツトされているので、
このときＧ２の２入力（Ｘ２とＺ１）は共に高
レベルで、その出力Ｚ２は低レベルに駆動され
て、ROM１２を非選択状態にする。Ｘ１，Ｘ２が共に低レベルにセツトされてい
るとき、外部能動低レベル入力信号（すなわち
Ｓは低レベル）に応答して内部選択信号Ｚ２は
高レベルにセツトされる場合について説明す
る。Ｘ１は低レベルにあるとき、ノアゲートＧ
１はインバータとして動作し、その出力Ｚ１は
上述のようにに等しくなる。Ｚ１およびＸ２
は排他的オアゲートＧ２の入力に供給される。
Ｘ２が低レベルのときＺ１は、Ｓが低レベルで
あることから高レベルになり、Ｇ２の出力Ｚ２
は高レベルになる。従つて、Ｘ１，Ｘ２が低レ
ベルにセツトされていると、Ｓが低レベルのと
きＺ２は高レベルになる。このようにして、外
部信号すなわち使用者が供給する入力信号Ｓが
低レベルのときROM１２は選択される。Ｘ１が低レベルの場合は、Ｓが高レベルにな
るとＺ１は低レベルに駆動される。Ｘ２は低レ
ベルにセツトされているので、Ｇ２への２つの
入力Ｘ２およびＺ１は共に低レベルで、その出
力Ｚ２は低レベルに駆動され、ROM１２は選
択されない。次にＸ１，Ｘ２の双方を高レベルにセツトす
ることによつて入力信号Ｓの値には関係なくＺ
２が高レベルにセツトされる場合について説明
する。この状態は論理的に“冗長な組合せ
（don′t care）”状態に相当する。Ｘ１が高レベ
ルの状態に対して、Ｓの値には関係なくＺ１は
低レベルにクランプされる。低レベルのＺ１と
高レベルのＸ２ゲートＧ２に供給すると、Ｚ２
は高レベルにセツトされる。Ｚ２が高レベルに
セツトされると、ROM１２は付勢され、直ち
に動作し得る状態になる。Ｘ１を高レベル、Ｘ２を低レベルにセツトす
ることによりＺ２は永久的に低レベル状態にセ
ツトまたは駆動される。高レベルＺ２はROM
１２を選択すために必要であると仮定されてい
るから、Ｘ１を高レベル、Ｘ２を低レベルにセ
ツトすることによりROM１２は永久的に消勢
される。これはこの例についての実用的な状態
ではないので、これ以上説明しない。プログラム可能バツフア１０はノアゲートおよ
び排他的オアゲートを使用するものとして説明し
たが、同じまたは同様な機能を実行し得る他の回
路の組合わせも使用できることは言う迄もない。
すなわち、第１図の枠１０に示した回路の代りに
(a)反転機能、(b)非反転機能、あるいは(c)入力信号
に無関係に一定の出力のいずれかを発生すること
ができるように選択的にセツトできる回路を使用
することができる。第２図に示されている回路は第１図の論理回路
の実際の構成例を示す。Ｐ形IGFETP１およびＰ
２はＮ形IGFETN１およびＮ２と相互に接続さ
れていて、２入力ノアゲートＧ１を構成してい
る。ノアゲートＧ１の一方の入力は、Ｐ２，Ｎ２
のゲート電極に供給される外部入力信号Ｓであ
り、ゲートＧ１の他方の入力は、トランジスタＮ
１，Ｐ１のゲート電極に供給される回路網SW１
から引出された信号Ｘ１てある。ゲートＧ１の出
力Ｚ１は、Ｐ形IGFETP３，Ｐ４，Ｐ５，Ｐ６
と、Ｎ形IGFETN３，Ｎ４，Ｎ５，Ｎ６とを使
用して構成された排他的オアゲートＧ２の一方の
入力に供給される。ゲートＧ２の第２の入力は回
路網SW２から引出された信号Ｘ２が供給され
る。Ｚ１はＰ４，Ｎ４のゲート電極に供給され、ま
たＰ５，Ｎ５の導通路の一端に供給される。Ｐ
４，Ｎ４のドレンおよびＰ５，Ｎ５の導通路の他
端はゲートＧ２の出力に供給され、この出力に
ROM１２に供給される内部付勢信号Ｚ２が発生
される。Ｘ２はＮ３，Ｐ５のゲート電極に供給さ
れ、また相補インバータＩ６を構成するＰ６，Ｎ
６のゲート電極に供給される。インバータＩ６の
出力２はＰ３，Ｎ５のゲート電極に供給され
る。Ｐ３と導通路はV_DDとＰ４のソース電極との
間に接続され、Ｎ３の導通路はＮ４のソース電極
とアースとの間に接続されている。回路網SW１，SW２はそれぞれＮ導電形の２
個のIGFETを含んでいる。すなわち、SW１はＱ
１１，Ｑ１２を、SW２はＱ２１，Ｑ２２を含ん
でいる。第３Ａ図にSWiとして示したように、こ
の各回路網はトランジスタQi１，Qi２（たゞし
ｉは１または２）を含んでいる。トランジスタ
Qi１，Qi２は最初はエンハンスメント形装置と
して構成されている。各回路網SWiに関して、ト
ランジスタQi１のドレンV_DDに接続されており、
そのソース、ゲート電極および基体はトランジス
タQi２のドレンに接続されており、さらにXi信
号が発生される共通出力線路に接続されている。
トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２は
Ｎ形トランジスタであり、そのゲートおよびソー
ス電極は共通に接続されているので、それらがそ
のエンハンスメント状態にあるときは、それらの
トランジスタは漏洩電流を除いて電流を導通させ
ない。トランジスタＱ１１，Ｑ２１，Ｑ１２，Ｑ２２
はROM１２中のメモリ・トランジスタと同時に
形成されるので、その初期の生状態（すなわちイ
オン打込み、あるいはプログラム前）では、
ROM１２中のすべてのメモリ・トランジスタは
トランジスタＱ１１，Ｑ２１，Ｑ１２，Ｑ２２と
同様にエンハンスメント形装置として形成されて
いる。これらのトランジスタは、すべてのトラン
ジスタが同じエンハンスメント形とすることので
きる標準集積（IC）チツプの部分として最初に
製造される。製造工程のある点で、ROMは使用
者の要求するビツト・パターンを実現するように
調整される。一例として、パターンはイオン打込
みによつてROM中にセツトされる。前に述べた
ように、イオンの打込みは選択されたエンハンス
メント形トランジスタの導電形式を変更すること
を目的としたものであり、選択されたトランジス
タはデプリーシヨン形トランジスタ（すなわちゲ
ート電極の電位がソース電極の電位と同じでも電
流を流通させることができる）になる。デプリー
シヨン形トランジスタは図では、ソース領域とド
レン領域との間のトランジスタの導通部分を太く
することによつて示されている。従つて、例えば
第１図のROMマトリツクス部分には詳細に示す
ように、ROM１２中ではトラジスタＭ１，Ｍ
３，Ｍ４およびＭ５がデプリーシヨン形トランジ
スタに変更されている。この発明の重要な特徴は、使用者の符号化の要
求に適合するようにビツト・パターンがROM中
でセツトされると、トランジスタＱ１１，Ｑ１
２，Ｑ２１，Ｑ２２の選択されたものが同時に修
正されて、使用者がROM１２が付勢されること
を希望する入力信号状態に対して、Ｚ２が高レベ
ル状態をとるのに必要な値をＸ１，Ｘ２がとるよ
うにすることである。使用者が入力端子１１に供
給する入力信号がROMを適正に動作されるよう
に、特定の使用者に対するROM１２の符号化
と、プログラム可能バツフア１０の再構成を同時
に行なうのに、単一の写真平板用マスクを修正す
ればよい。プログラム可能バツフア１０の再構成
は、バツフア１０の異なる動作モードをセツト
し、制御する比較的簡単な方法である閾値電圧の
調整によつて行なわれる。このように、上に述べ
たバツフアの３つの機能のうちのいずれも、ビツ
ト・パターンの選択用に使用される同じ単一マス
キング工程期間中に、特定のROM使用者として
バツフア１０中にプログラムとして入力可能であ
る。このマスキング工程は閾値調整のためのデプ
リーシヨン打込形式のもので、第１図のROMマ
トリツクス部分中に示されるように直列ナンドの
積重ね形式のROMセル・アレー用に使用される
ものと同じである。チツプ選択論理機能を選択す
るために別のマスキング・レベルの変更を必要と
しないので、相互接続の変更や論理ブロツクの置
換を必要とするものに比してコスト的に有利に装
置を調整または変更することができる。再び第２図の回路を参照すると、トランジスタ
Ｑ１２，Ｑ２１はデプリーシヨン形トランジスタ
として示されている。しかしながら、他の組合せ
も可能であることは明らかである。例えば、Ｑ１
１をデプリーシヨン形トランジスタに作り、Ｑ１
２をエンハンスメント形トランジスタとして残し
ておくこともできる。この状態では、Ｑ１１は導
通してＸ１をV_DDに結合し、一方Ｑ１２は非導通
である。この場合Ｘ１は高レベルである。第２図
に示す状態では、Ｑ１１はエンハンスメント形ト
ランジスタとして接続され、Ｑ１２はデプリーシ
ヨン形トランジスタに変更されている。Ｑ１１は
導通せず、高インピーダンスとなり、一方Ｑ１２
はアースへの比較的低インピーダンス路となり、
Ｘ１をアース電位またはそれに近い電位、すなわ
ち低レベルにする。同様に、第２図に示すように
Ｑ２１はデプリーシヨン形トランジスタに変換さ
れ、Ｑ２２はエンハンスメント形トランジスタの
まゝであり、Ｘ２は比較的低インピーダンス路を
経てV_DDに結合され、従つて高レベル信号とな
る。Ｑ２２は非導通状態で、アースに対して非常
に高いインピーダンス路となる。これとは逆にＱ
２２がデプリーシヨン形装置に変換され、Ｑ２１
がエンハンスメント・モードに留まることもでき
る。従つて、Ｑ１１がエンハンスメント形で、Ｑ
１２がデブリーシヨン形であるときはＸ１は低レ
ベルであり、Ｑ１１がデプリーシヨン形で、Ｑ１
２がエンハンスメント形のときは、Ｘ１は高レベ
ルである。同様にＱ２１がエンハンスメント形
で、Ｑ２２がデプリーシヨン形のときは、Ｘ２は
低レベル、Ｑ２１はデプリーシヨン形、Ｑ２２が
エンハンスメント形のときはＸ２は高レベルであ
る。第２図に示すトランジスタＱ１１，Ｑ２１，Ｑ
１２，Ｑ２２のプログラミングのためには、Ｑ１
２とＱ２１がデプリーシヨン形にされ、Ｘ１は低
レベルに、Ｘ２は高レベルにセツトされる。その
状態では、使用者によつて発生される入力信号Ｓ
が高レベルであるときはＺ２は高レベルに駆動さ
れる。Ｑ１２，Ｑ２２がデプリーシヨン形にされるプ
ログラミング状態では、Ｘ１，Ｘ２は低レベルに
セツトされる。この状態のもとでは、使用者によ
つて発生される入力信号Ｓが低レベルのときは、
Ｚ２は高レベルに駆動される。Ｑ１１がデプリーシヨン形にされ、かつＱ２１
がデプリーシヨン形にされるプログラミング状態
では、Ｘ１，Ｘ２は高レベルにセツトされる。こ
の状態のもとでは、使用者によつて端子１１に供
給される信号の値には関係なくＺ２は高レベルに
維持される。すなわち、この例では、ROM１２
は常に付勢されている。第２図に示す回路の動作を詳細に説明する必要
はなく、Ｘ１が低レベルのとき、Ｐ１がターンオ
ンし、Ｎ１がターンオフするということだけで充
分である。かくしてＰ２およびＮ２は、Ｚ１が
に等しくなるように入力信号に応答してインバー
タとして動作する。Ｘ１が高レベルの状態では、
Ｐ１はターンオフ、Ｎ１はターンオンし、Ｚ１は
アース電位にクランプされて、入力信号Ｓの値に
は関係なくＺ１はアース電位に維持されている。
またこの状態では、入力信号Ｓの値には関係なく
回路を流れる電流はない。従つて、使用者は端子
１１を無視するか浮動状態にすればよい。Ｘ２が
高レベルのときは、トランジスタＮ３はターンオ
ンし、トランジスタＰ５はターンオフする。その
結果、トラジスタＰ６，Ｎ６により低レベルの
２が発生され、Ｐ３をターンオン、Ｎ５をターン
オフする。Ｚ１が高レベルの状態では、Ｐ４がタ
ーンオフ、Ｎ４がターンオンし、Ｚ２をアースに
クランプする。Ｚ１が低レベル、Ｘ２が高レベルの状態では、
Ｐ４がターンオンし、Ｎ４がターンオフし、Ｚ２
をV_DDにクランプし、高レベルのＺ２出力を発生
する。Ｘ２が低レベルのときはＮ３はターンオフ、Ｐ
５がターンオンする。その結果、Ｐ６とＮ６の出
力におけるＸ２は高レベルになつてＰ３９ターン
オフ、Ｎ５をターンオンする。その結果、Ｘ２が
低レベルのとき、Ｚ１はＮ５とＰ５の並列導通路
を経て出力Ｚ２に結合され、Ｚ２はＺ１の値をと
る。従つて、Ｘ２が低レベルのときＺ１が低レベ
ルであると、Ｚ２は低レベルになり、Ｘ２が低レ
ベルのときＺ１が高レベルにあると、Ｚ２は高レ
ベルになる。Ｘ１，Ｓ，Ｚ１の関係、およびＸ
２，Ｚ１，Ｚ２の関係は次の表1A、1Bに示すよ
うに要約して示すことができる。

【表】第３Ｂ図は、第２図に適用した形で説明した第
３Ａ図に示すレベル・プログラミング・スイツチ
SWiの別の実施例であるトランジスタ回路網
SWiAを示す。第３Ｂ図では、回路網のすべての
トランジスタは共通基板に接続されている。第３
Ａ図の回路網では、各トランジスタのソースと基
体が互いに接続されるようにするために、上側ト
ランジスタ（すなわちQi１）は基板のウエル中
に形成されている。第３Ａ図、第３Ｂ図のいずれ
の構成においても、どのトランジスタ（例えば、
Qi１あるいはQi２）がデプリーシヨン装置とし
てプログラムされるかに従つて、スイツチング回
路網の出力に全V_DDまたはアース電位が生成され
る。上側トランジスタの基体がそのソースに接続
された第３Ａ図の構成は、第３Ｂ図の回路網では
現われる“本体効果（body effect）”すなわちソ
ース−基体間逆バイアスが無くなるという点で好
ましい。この“本体効果”はトランジスタQi１
Ａのソースが上昇し得る電圧を制限する。既に述
べたように、ビツト・パターンが選択的にデプリ
ーシヨンにするためのイオン打込みによつて決定
されるROMのチツプ用としては、第３Ａ図およ
び第３Ｂ図の各構成は、バツフアの論理機能およ
びビツト・パターンの同時プログラミングを容易
に行なうことができる。第２図の回路では、論理ゲートは相補形金属酸
化物半導体（CMOS）装置を使用して構成され
ている。これによると回路に静電流が流れること
はない。スイツチング回路網SW１およびSW２は同じ
導電形式の装置を使用して構成されているが、各
回路網の直列接続中の２個とトランジスタの一方
は通常オフ状態にあるので、定常状態の電流は流
れない。ゲートＧ１の特別な配置によつて、入力
ピン１１に供給される電圧に無関係な“冗長な組
合せ（ドント・ケア）”プログラム状態の間に電
流が流れるのを防止することができる。これによ
つて、外部引上げ（pull−up）抵抗器、特別な導
線の接続、あるいは他の遮断手段のいずれも使用
する必要はなくなる。この発明を、メモリ素子が積重ねられたROM
１２について説明したが、これ以外に他の適当な
形式のROMを使用し得ることは明らかである。
さらに、この発明のプログラム可能バツフアは異
なる顧客の信号とROMとの中間接続（インター
フエース）に限らず、異なる各積の顧客の信号を
ランダム・アクセス・メモリ（RAM）あるいは
異つた論理回路に中間接続するためにも使用する
ことができる。この場合、これらのRAMあるい
は論理回路はある標準信号によつて動作させられ
るものである。上記の説明は、ROMは、メモリ装置およびプ
ログラム可能バツフア中の選択された装置の特性
を変えるために、イオン打込みによつてプログラ
ムされ得るものであると仮定した。しかしなが
ら、この発明を実施して、制御信号Ｘ１およびＸ
２を生成するために多くの他の異なる構成をもつ
たものも使用できることは言う迄もない。この発明について、スイツチング回路網および
ROMのトランジスタは最初エンハンスメント形
トランジスタとして構成され、次いでその選択さ
れたものがデプリーシヨン形トランジスタとなる
ようにプログラムされると仮定して説明したが、
その順序を逆にした場合もこの発明に含まれるこ
とは言う迄もない。すなわち、これらのトランジ
スタを最初デプリーシヨン形トランジスタとして
構成し、次いで選択されたトランジスタをエンハ
ンスメント形になるように処理してもよい。第２，３Ａ，３Ｂ図中に示されているトランジ
スタはバルク・シリコン中に形成されている。し
かしながら、これらのトランジスタをシリコン−
オン−サフアイヤ（SOS）技術を使つて形成する
こともできる。この場合、各トランジスタは浮動
局部基体をもつている。また、この発明を、ROM１２を付勢するため
には高レベル信号を必要とする、と仮定して説明
したが、ROM（あるいは駆動されるべき如何な
る装置）を付勢するために低レベル付勢信号を使
用し得るようにも構成できること言う迄もない。
この場合、バツフアの論理回路をこの要求に適合
し得るように容易に構成することができる。

【図面の簡単な説明】

第１図はこの発明を実施した回路の一部をブロ
ツク形式で示した図、第２図はこの発明を実施し
たプログラム可能バツフア回路の概略構成図、第
３Ａ図および第３Ｂ図は第１図および第２図の回
路で使用するのに適したスイツチング回路の概略
構成図である。１０……バツブア、１１……入力端子、Ｚ２…
…出力端子、Ｓ……入力信号、Ｇ１，Ｇ２……標
準付勢信号、Ｘ１……第１の制御信号、Ｘ２……
第２の制御信号、Ｘ１＝低レベル、Ｘ２＝高レベ
ル……第１の組合せ、Ｘ１＝低レベル、Ｘ２＝低
レベル……第２の組合せ、Ｘ１＝高レベル、Ｘ２
＝高レベル……第３の組合せ。

Claims

【特許請求の範囲】１プログラム可能バツフアが、異なる値の入力信号を受信するための入力端子
と、第１の値の標準付勢信号を発生するための出力
端子と、どちらかの２進値を有する第１および第２の制
御信号を発生するための制御手段であつて、標準
付勢信号を発生するために使用者によつてそれぞ
れがセツトでき、それぞれが前記第１および第２
の制御信号を発生する第１および第２の使用者セ
ツト可能スイツチ手段を有する該制御手段と、それぞれが第１および第２の入力と出力を有す
る第１および第２の手段と、前記第１の手段の第１の入力を前記入力端子
に、第２の入力を前記制御手段に接続する手段と
を有し、前記第１の手段は前記第１の制御信号の
一方の２進値に応答して前記入力端子の信号の反
転である信号をその出力に発生し、前記第１の制
御信号の他方の２進値に応答して前記入力信号の
値にかかわらず前記２進値信号の一方のみを有す
る信号をその出力に発生し、更に、上記プログラム可能なバツフアが、前記
第２の手段の前記第１の入力を前記第１の手段の
出力に、第２の入力を前記制御手段に、出力を前
記出力端子に接続する手段を有し、前記第２の手
段は前記第１の手段の出力および前記第２の制御
信号に応答して、第１および第２の入力の信号が
ともに同じ２進値を有するとき一方の２進値を有
する信号を出力に発生し、第１と第２の入力の信
号が異なる２進値を有するとき他方の２進値を有
する信号を出力に発生し、前記第１および第２の
手段が前記第１および第２の制御信号に応答し
て、 (a) 前記制御信号の第１の状態に対して、前記入
力端子が第１の値を有する信号か、 (b) 前記制御信号の第２の状態に対して、前記入
力端子が前記第１の値と異なる値を有する信号
か、 (c) 前記制御信号の第３の状態に対して、前記入
力端子の入力信号の値にかかわらず、のいずれかに応答して前記出力端子に前記第１の
値の標準付勢信号を発生する、プログラム可能バ
ツフア。２前記第１および第２の制御信号を発生するそ
れぞれのスイツチ手段が第１および第２トランジ
スタを有し、各トランジスタが制御電極と導電路
を有し、第１トランジスタが動作電位の第１の点
と制御信号点の間に接続され、第２トランジスタ
が前記制御信号点と動作電位の第２の点との間に
接続された、特許請求の範囲第１項に記載された
プログラム可能バツフア。３前記第１および第２トランジスタが絶縁ゲー
ト形電界効果トランジスタであり、前記第１トラ
ンジスタおよび第２のトランジスタのうちの一方
がエンハンスメント形IGFETで通常非導通であ
るように接続され、前記第１トランジスタおよび
第２トランジスタのうちの他方はデプリーシヨン
形トランジスタで比較的低インピーダンス導電路
を与える、特許請求の範囲第２項に記載されたプ
ログラム可能バツフア。４第１の値と第２の値のうちのいずれか一方を
有する非標準付勢入力信号に応答して第１の値の
標準付勢出力信号を生じるプログラム可能バツフ
アであつて、前記非標準付勢入力信号を印加する入力端子といずれかの２進値状態を有する第１および第２
の制御信号を選択的に発生する手段であつて、標
準付勢出力信号を発生するために使用者によつて
それぞれがセツトでき、それぞれが前記第１およ
び第２の制御信号を発生する第１および第２の使
用者セツト可能スイツチ手段を有する該制御信号
を発生する手段と、入力が前記入力端子に接続され、前記第１の制
御信号の一方の２進値に応答して、前記入力端子
の信号の反転である信号を出力に発生し、前記第
１の制御信号の他方の２進値に応答して、前記入
力信号の値にかかわらず前記２進値の一方のみを
有する信号を出口に発生する第１の手段と、前記第１の手段の出力および前記第２の制御信
号に応答し、前記第２の制御信号の一方の値に応
答して前記入力信号と同相の出力を発生し、前記
制御信号の他方の値に応答して前記入力信号と逆
相の出力を発生する第２の手段と、を有するプロ
グラム可能バツフア。５第１の値の標準付勢信号に応答して付勢され
るように設計され、入力端子に異なる値の付勢信
号を供給する異なる使用者に使用される標準回路
と組合せて用いられ、前記入力端子と前記標準回
路との間に結合されて異なる使用者の信号を標準
付勢信号に変換するプログラム可能バツフア回路
であつて、前記プログラム可能バツフア回路が、前記使用者によつて供給された異なる値の付勢
信号を受ける入力端子と、前記標準付勢信号を発生する出力端子と、前記入力端子と前記出力端子との間に結合され
た設定可能なバツフア手段とを有し、前記設定可
能バツフア手段が、 (a) 前記入力端子に結合された第１の入力を有し
かつ第２の入力および出力を有する第１の手段
であつて、第２の入力に印加された信号の一方
の２進値に応答して前記入力端子の信号の反転
である信号を出力に発生し、第２の入力信号に
印加された信号の他方の２進値に応答して前記
入力端子の信号値にかかわらず前記２進値の一
方のみを有する信号を発生する前記第１の手段
と、 (b) 第１および第２の入力と出力とを有し、第１
の入力が前記第１の手段の出力に接続され、出
力が前記出力端子に接続されている第２の手段
であつて、第１および第２の入力の信号に応答
して、入力の信号が同じ２進値を有するとき一
方の２進値を出力に発生し、入力の信号が異な
る２進値を有するとき他方の２進値を有する信
号を出力に生じる前記第２の手段と、を有し、前記プログラム可能バツフア回路が、更に前記
第１および第２の手段の前記第２の入力に結合さ
れた制御手段であつて、標準付勢信号を発生する
ために使用者によつてそれぞれがセツトでき、そ
れぞれが前記第１および第２の制御信号を発生す
る第１および第２の使用者セツト可能スイツチ手
段を有する該制御手段を有し、前記制御手段が、
前記設定可能なバツフア手段を(a)非反転バツフア
として、または(b)反転バツフアとして、または(c)
前記入力端子の信号値にかかわらず固定の出力を
発生するように機能させるように構成するように
した、前記プログラム可能バツフア回路。６異なる値の入力信号を受ける入力端子と、第１の値の標準付勢信号を発生する出力端子
と、いずれかの２進値を有する第１および第２の制
御信号を発生する手段であつて、標準付勢出力信
号を発生するために使用者によつてそれぞれがセ
ツトでき、それぞれが前記第１および第２の制御
信号を発生する第１および第２の使用者セツト可
能スイツチ手段を有する該制御信号を発生する手
段と、出力を有する２入力NORゲートおよび出力を
有する２入力排他的ORゲートを有し、更に前記
第１の制御信号および前記入力端子の入力信号を
前記NORゲートの入力に印加する手段、前記
NORゲートの出力および前記第２の制御信号を
前記排他的ORゲートの入力に印加する手段、前
記排他的ORゲートの出力を前記出力端子に印加
し、(a)前記制御信号の第１の状態に対して前記第
１の値の入力の信号か、(b)前記第２の制御信号の
第２の状態に対して、前記第１の値と異なる値の
入力の信号か、(c)前記制御信号の第３の状態に対
して、入力の入力信号値にかかわらずか、のいず
れかに応答して前記出力端子に前記第１の値の標
準付勢信号を発生する手段を有する手段と、からなるプログラム可能バツフア。７チツプ選択入力を有する読出し専用メモリ
（ROM）回路を含む集積回路（IC）上に形成さ
れたプログラム可能なバツフアであつて、異なる値の入力信号を受ける入力端子と、前記ROMのチツプ選択入力に結合され、第１
の値の標準付勢信号を選択的に発生して前記
ROM回路を選択する出力端子と、いずれかの２進値を有する第１および第２制御
信号を発生する手段であつて、標準付勢出力信号
を発生するために使用者によつてそれぞれがセツ
トでき、それぞれが前記第１および第２の制御信
号を発生する第１および第２の使用者セツト可能
スイツチ手段を有する該制御信号を発生する制御
手段と、それぞれが第１および第２の入力と出力を有す
る第１および第２の手段と、前記第１の手段の第１の入力を前記入力端子
に、第２の入力を前記制御手段に接続する手段と
を有し、前記第１の手段は前記第１の制御信号の
一方の２進値に応答して前記入力端子の信号の反
転である信号をその出力に発生し、前記第１の制
御信号の他方の２進値に応答して前記入力信号の
値にかかわらず前記２進値信号の一方のみを有す
る信号をその出力に発生し、更に、上記プログラム可能なバツフアが、前記
第２の手段の前記第１の入力を前記第１の手段の
出力に、第２の入力を前記制御手段に、出力を前
記出力端子に接続する手段を有し、前記第２の手
段は前記第１の手段の出力および前記第２の制御
信号に応答して、第１および第２の入力の信号が
ともに同じ２進値を有するとき一方の２進値を有
する信号を出力に発生し、第１と第２の入力の信
号が異なる２進値を有するとき他方の２進値を有
する信号を出力に発生し、前記第１および第２の
手段が前記第１および第２の制御信号に応答し
て、 (a) 前記制御信号の第１の状態に対して、前記入
力端子が第１の値を有する信号か、 (b) 前記制御信号の第２の状態に対して、前記入
力端子が前記第１の値と異なる値を有する信号
か、 (c) 前記制御信号の第３の状態に対して、前記入
力端子の入力信号の値にかかわらず、のいずれかに応答して前記出力端子に前記第１の
値の標準付勢信号を発生する、プログラム可能バ
ツフア。