JPH0554704B2 - - Google Patents
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- Publication number
- JPH0554704B2 JPH0554704B2 JP60115641A JP11564185A JPH0554704B2 JP H0554704 B2 JPH0554704 B2 JP H0554704B2 JP 60115641 A JP60115641 A JP 60115641A JP 11564185 A JP11564185 A JP 11564185A JP H0554704 B2 JPH0554704 B2 JP H0554704B2
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- cathode region
- marker
- substrate
- forming
- markers
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- Expired - Lifetime
Links
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- Thyristors (AREA)
Description
本発明は、ゲート領域とカソード領域が複雑に
入り組み、なおかつ両者の面の間に段差のあるゲ
ートターンオフサイリスタ（以下GTOと略す）
の製造方法に関する。
入り組み、なおかつ両者の面の間に段差のあるゲ
ートターンオフサイリスタ（以下GTOと略す）
の製造方法に関する。
GTOにおいてはカソード領域に接触する接続
電極体がゲート領域に接触することのないよう、
第２図ａ，ｂに示すようにシリコン基板１のカソ
ード領域の面２とそれを取り囲むゲート領域の面
３との間に約30μｍの段差がつけられている。こ
の段差のついた面のカソード電極４もしくはゲー
ト電極５をアルミニウム蒸着層のパターニングで
形成するためにフオトエツチングを行う際、従来
は素子周辺部２個所でマーカ６を設けてマスク合
わせを行つていた。このマーカはフオトエツチン
グによりシリコン表面を約10μｍ掘り下げた後、
弗酸、硝酸を100対１で混合したエツチング液で
ステインエツチングすることにより着色し、形状
の認識が可能となるようにしたものである。第２
図ｂから明らかなように、シリコン基板１の上面
に密着させたマスク面とマーカ６との間には約
10μｍの隙間が生ずるため、マスク合わせ用顕微
鏡の焦点を定めることが難しく、マスク合わせの
精度を高めることができない欠点があつた。 また基板周辺部にマーカがあるため、基板の直
径がマスク合わせ用顕微鏡の視野幅より大きい場
合には左右のマーカに対して同時にマスクを合わ
せることができず、マスク合わせの精度が悪いと
いう欠点もあつた。
電極体がゲート領域に接触することのないよう、
第２図ａ，ｂに示すようにシリコン基板１のカソ
ード領域の面２とそれを取り囲むゲート領域の面
３との間に約30μｍの段差がつけられている。こ
の段差のついた面のカソード電極４もしくはゲー
ト電極５をアルミニウム蒸着層のパターニングで
形成するためにフオトエツチングを行う際、従来
は素子周辺部２個所でマーカ６を設けてマスク合
わせを行つていた。このマーカはフオトエツチン
グによりシリコン表面を約10μｍ掘り下げた後、
弗酸、硝酸を100対１で混合したエツチング液で
ステインエツチングすることにより着色し、形状
の認識が可能となるようにしたものである。第２
図ｂから明らかなように、シリコン基板１の上面
に密着させたマスク面とマーカ６との間には約
10μｍの隙間が生ずるため、マスク合わせ用顕微
鏡の焦点を定めることが難しく、マスク合わせの
精度を高めることができない欠点があつた。 また基板周辺部にマーカがあるため、基板の直
径がマスク合わせ用顕微鏡の視野幅より大きい場
合には左右のマーカに対して同時にマスクを合わ
せることができず、マスク合わせの精度が悪いと
いう欠点もあつた。
本発明は、上述の欠点を除去して大口径の素子
においても精度のよい能率的なマスク合わせを行
うことのできるGTOの製造方法を提供すること
を目的とする。
においても精度のよい能率的なマスク合わせを行
うことのできるGTOの製造方法を提供すること
を目的とする。
【発明の要点】
本発明によれば、半導体基板に交互に異なる導
電形を有する隣接した四層を形成後、表面からの
第二層まで達する凹部を形成する際、これと同時
に最外周部のカソード領域を除くカソード領域の
一部にカソード領域とは形状の異なる幅の狭い形
状を有する凸部を少なくとも２つ残し、この凸部
をその後の工程におけるマーカーとして使用する
ことにより上記の目的が達成される。
電形を有する隣接した四層を形成後、表面からの
第二層まで達する凹部を形成する際、これと同時
に最外周部のカソード領域を除くカソード領域の
一部にカソード領域とは形状の異なる幅の狭い形
状を有する凸部を少なくとも２つ残し、この凸部
をその後の工程におけるマーカーとして使用する
ことにより上記の目的が達成される。
第１図ａ，ｂは本発明の一実施例を示し、第２
図と共通の部分には同一の符号が付されている。
この場合マーカ６は第２図の従来の場合と異な
り、シリコン基板の内側、半径のほぼ中程に設け
られ、かつ第１図ｂからわかるように上面がカソ
ード領域２の面と同一面の十字状凸部として形成
されている。このようなマーカ６はPNPN四層
構造を有するシリコン基板１のカソード領域２と
ゲート領域３の分離のための段差を形成する、い
わゆる溝ほりエツチングの最に同時に同様な方法
で作製される。すなわち基板面上に酸化膜を被着
の後、フオトエツチングの際カソード領域２のパ
ターンのほかに十字状に酸化膜を残し、弗酸、硝
酸の混酸エツチング液でシリコンを基板表面から
30μｍ程度の深さまで溝ほりエツチングすること
によつて形成される。従つてこのマーカ６は基板
１の上に密着させるマスク面に密着する。このマ
ーカ６の上は、最終的には絶縁性の樹脂で覆つて
しまうため、ゲート電極との短絡等素子の特性へ
の悪影響のおそれはない。 二つのマーカ６はマスク合わせ用顕微鏡の最大
視野幅内に入るような間隔に配置されるので、マ
スクを二つのマーカに対して同じ視野で合わせる
ことができる。マーカ６の形状を十字状にするの
はＸ軸、Ｙ軸方向の合わせが正確かつ容易である
からであるが、幅の狭い形状であれば他の形状で
もよい。マーカの大きさは100倍の顕微鏡を用い
る場合には１mm×１mm以下の大きさとするので、
それによる基板有効面積の損失は僅かである。
図と共通の部分には同一の符号が付されている。
この場合マーカ６は第２図の従来の場合と異な
り、シリコン基板の内側、半径のほぼ中程に設け
られ、かつ第１図ｂからわかるように上面がカソ
ード領域２の面と同一面の十字状凸部として形成
されている。このようなマーカ６はPNPN四層
構造を有するシリコン基板１のカソード領域２と
ゲート領域３の分離のための段差を形成する、い
わゆる溝ほりエツチングの最に同時に同様な方法
で作製される。すなわち基板面上に酸化膜を被着
の後、フオトエツチングの際カソード領域２のパ
ターンのほかに十字状に酸化膜を残し、弗酸、硝
酸の混酸エツチング液でシリコンを基板表面から
30μｍ程度の深さまで溝ほりエツチングすること
によつて形成される。従つてこのマーカ６は基板
１の上に密着させるマスク面に密着する。このマ
ーカ６の上は、最終的には絶縁性の樹脂で覆つて
しまうため、ゲート電極との短絡等素子の特性へ
の悪影響のおそれはない。 二つのマーカ６はマスク合わせ用顕微鏡の最大
視野幅内に入るような間隔に配置されるので、マ
スクを二つのマーカに対して同じ視野で合わせる
ことができる。マーカ６の形状を十字状にするの
はＸ軸、Ｙ軸方向の合わせが正確かつ容易である
からであるが、幅の狭い形状であれば他の形状で
もよい。マーカの大きさは100倍の顕微鏡を用い
る場合には１mm×１mm以下の大きさとするので、
それによる基板有効面積の損失は僅かである。
本発明は、以上説明したようにマーカをマスク
合わせ用顕微鏡の視野幅内におさまるように半導
体基板の周辺部より内側に設け、またマーカをゲ
ート領域と同一平面により囲まれカソード領域と
同一の高さを有する凸部として形成することによ
り製造工程を増やすことなくGTOの製造の際に
簡単に精度の高いマスク合わせを行うことを可能
にするので得られる効果は極めて大きい。
合わせ用顕微鏡の視野幅内におさまるように半導
体基板の周辺部より内側に設け、またマーカをゲ
ート領域と同一平面により囲まれカソード領域と
同一の高さを有する凸部として形成することによ
り製造工程を増やすことなくGTOの製造の際に
簡単に精度の高いマスク合わせを行うことを可能
にするので得られる効果は極めて大きい。
第１図は本発明の一実施例のマーカ形成後の基
板を示し、ａは平面図、ｂはａのＸ−Ｘ線断面
図、第２図は従来のマーカ形成後の基板を示し、
ａは平面図、ｂはａのＹ−Ｙ線断面図である。 １：シリコン基板、２：カソード領域、３：ゲ
ート領域、４：カソード電極、５：ゲート電極、
６：マーカ。
板を示し、ａは平面図、ｂはａのＸ−Ｘ線断面
図、第２図は従来のマーカ形成後の基板を示し、
ａは平面図、ｂはａのＹ−Ｙ線断面図である。 １：シリコン基板、２：カソード領域、３：ゲ
ート領域、４：カソード電極、５：ゲート電極、
６：マーカ。
Claims (1)
- １ 半導体基板に交互に異なる導電形を有する隣
接した四層を形成後、表面からの第二層まで達す
る凹部を形成する際、これと同時に最外周部のカ
ソード領域を除くカソード領域の一部にカソード
領域とは形状の異なる幅の狭い形状を有する凸部
を少なくとも２つ残し、この凸部をその後の工程
におけるマーカーとして使用することを特徴とす
るゲートターンオフサイリスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11564185A JPS61274362A (ja) | 1985-05-29 | 1985-05-29 | ゲ−トタ−ンオフサイリスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11564185A JPS61274362A (ja) | 1985-05-29 | 1985-05-29 | ゲ−トタ−ンオフサイリスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274362A JPS61274362A (ja) | 1986-12-04 |
| JPH0554704B2 true JPH0554704B2 (ja) | 1993-08-13 |
Family
ID=14667665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11564185A Granted JPS61274362A (ja) | 1985-05-29 | 1985-05-29 | ゲ−トタ−ンオフサイリスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274362A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115136318B (zh) | 2020-02-25 | 2023-05-12 | 日立能源瑞士股份公司 | 集成门极换流晶闸管(igct) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383474A (en) * | 1976-12-28 | 1978-07-22 | Fuji Electric Co Ltd | Production of thyristor |
| JPS5972769A (ja) * | 1982-10-19 | 1984-04-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-05-29 JP JP11564185A patent/JPS61274362A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383474A (en) * | 1976-12-28 | 1978-07-22 | Fuji Electric Co Ltd | Production of thyristor |
| JPS5972769A (ja) * | 1982-10-19 | 1984-04-24 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61274362A (ja) | 1986-12-04 |
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