JPH05505049A - ステージングメモリを介してデータを転送する方法および装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 ステージングメモリを介してデータを転送する方法および装置発明の技術的背景 本発明は、コンピュータネットワークにおけるデータおよびその他の情報のパケ ット指向された転送に関する。特に、本発明は、ステージングメモリ要素の中で データをステージすると共に、ダイレクトメモリアクセス（ＤＭＡ）チャネルを 介して素子インタフェースとステージングメモリの要素との間でデータを転送す るための方法および装置に関する。

パケット交換は、指定されたフォーマットを有するパケット内に情報を配置し、 かつ合成される全体としての各パケットを転送することによって、コンピュータ システムまたはネットワークの共用バスに対し、データ、指令および応答のよう な情報を転送するためのシステムは公知である。大量のデータ転送の場合のよう な長期転送は、時間量を低減するために個別パケットに解体され、共用バスは信 号転送により継続的に占有される。各パケットは、殊に予定されたフィールドに 整列されたアドレスビットおよびパケット識別ビットのような制御要素の見出し 部を含み、そしてさらに誤り制御情報を含む。

１つの公知のパケット交換方式は、ストレッカー等の米国特許大４．　７７７゜ ５９５号明細書において、全てのパケット転送は転送ノードにおける命名された バッファと受信ノードにおける命名されたバッファとの間で生じることが要求さ れると述べられている。命名されたバッファは、各ノードでアクチュアルメモリ の中にある。あるノードから他のノードヘデータを書込むため、データは、受信 ノードおよびオフセット値において、宛先バッファの名前を備える指定されたフ ィールドでそれぞれラベル付けされたパケットに配置される。パケットのオフセ ット値は、バッファの実行開始アドレスと相対し、受信バッファにおける位置を 指定し、特にパケットにおけるデータの最初のバイトは記憶される。パケット群 に対する固有のトランザクション識別子は、また各パケットの分離フィールド内 において転送される。トランザクション識別子は、パケットの転送を確認するプ ロセスにおいて使用される。

このパケット交換方式は、パケット転送を受信するためのアクチュアルメモリに おける命名された宛先バッファを有するノードを要求され、そしてさらに受信ノ ードがデータ転送の前に転送ノードに対するその命名された宛先バッファを識別 することが要求されるという欠点を考慮すべきである。また、受信ノードは、命 名されたバッファに対するパケットの内容を制御するための転送データパケット についての宛先バッファ命名フィールドの内容に対し応答することが要求される という欠点を有する。これらの欠点は、ネットワークにおけるマルチプルコンピ ュータにより共用される資源で構成する受信ノードに前記欠点を課すべく試みれ ば、特に明白である。

例えば、コンピュータネットワークにおける幾つかのコンピュータに対して共用 される資源として動作する大容量記憶システムが考えられる。大容量記憶システ ムは、しばしば並行して１つ以上のコンピュータからデータ転送要求を処理しな ければならず、そしてこれら転送のそれぞれに際して伴うデータは、ネットワー ク通信バス上を転送するための幾つかのパケットの中に分割されることが要求さ れるために、しばしば十分に大きくなる。通信バスのプロトコルおよび転送の相 対的優先順位により、大容量記憶システムは、他の転送と結合するパケット間で あるデータ転送と結合するパケットを受信し得る。

典型的には、大容量記憶システムは、ネットワーク通信バスの素子インタフェー スと大容量記憶素子インタフェースとの間の移行において、データをバスするメ モリを有する。このメモリは、大容量記憶システムのシステムプロセッサと他の プロセッサ（例えば、ネットワークバス上の遠隔プロセッサまたは大容量記憶シ ステムにおける他のプロセッサ）との間で制御される制御メツセージを有するパ ケットを処理する。データまたは制御メツセージを含むパケットは、メモリと１ つもしくはそれ以上のＤＭＡチャネルによる素子インタフェースとの間で、転送 される。このようなりＭＡチャネルは、初期設定後にシステムプロセッサのアテ ンションを要求されることなく、メモリの内部または外部へ直接データを転送す るための、データバスと制御回路とを含む、高速通信インタフェースで構成され る。

もし、大容量記憶システムが、ネットワークにおけるいずれかのコンピュータか らのデータ転送を受信するための優先順位が、全体のデータ転送（多数のパケッ トは長くなる）を受入れるメモリでの命名されたバッファスペースを割当てるこ とが要求されるならば、このようなデータ転送要求の幾つかの並行処理は、処理 される並行転送の数と等しくなるように分離して命名されたバッフ７スペースの 多くのものに並行に割当てられる。この大容量記憶システムのメモリにおける分 離して命名されたバッファの割当ては、メモリを拘束して、利用可能なメモリの 非能率的使用に帰着させ、そして並行処理できるデータ要求の数を制限すること により、大容量記憶システムのデータのスルーブツトの限定を可能とする。

より大きな効率（メモリの使用について）は、パケット毎の基準でメモリの多く の動的割当により達成することができることである。すなわち、このような特別 の入力期待パケットのためのメモリスペースは、パケットが大容量記憶システム により受信されるまで、割当てられない。さらに、効率は、メモリにおいて利用 可能ないずれかの位置に記憶するためのパケットを許容することにより改善され る。このような、任意の、メモリのパケット毎の割当ては、大容量記憶システム のメモリに特に適する。一方のコンピュータの実メモリと他方のコンピュータの 実メモリとの間のデータの好ましくない転送は、大容量記憶システムに伴うデー タの転送が、データのための最終宛先としての大容量記憶システムのメモリに使 用し得ないことである。むしろ、上述したように、データを含むパケットは、ネ ットワークの通信バスとシステムの大容量記憶素子または装置との間の移行に際 し、メモリを介してのみバスする。データは、任意の２方向（例えば、大容量記 憶の入力および出力）において、ネットワークでのコンピュータの要求および通 信バス、大容量記憶装置および大容量記憶装置へ導くデータチャネルの条件（例 えば、使用中または未使用）により、メモリを介して交信される。結果として、 いかなる特定の時間で使用されるメモリスペースの容量および特定の位！、そし て反対に、パケットを受信するために利用可能な容量および特定の位置は、継続 的に変化する。特定のメモリ位置は、利用可能と利用不能との間での任意のサイ クルで指定する。このような状況において、メモリにおける命名されたバッファ スペースの予備的割当ては、非能率であることが明らかでありかつ不必要である 。

前述した観点から、パケットを可能にする代わりに、他のパケットに対するソー ス、内容および関係を顧慮しないで利用可能なメモリ位置に任意的に配置するこ とが望ましい。このようなことは、即時要求および即時使用可能性に基づいてメ モリ位置を割当てることを大容量記憶システムが許容する（例えば、メモリは、 パケットがシステムによって受信された際に、メモリ位置が利用可能になるよう にするものであれば、入力パケットを配置することは自由である）。同様に、ネ ットワーク通信バス上に転送を準備するために、メモリにおける任意の位置に対 し転送させるように、大容量記憶装置からのデータを許可することが望ましい。

再度、即時要求および即時使用可能性に基づいてメモリ位置を割当てることを大 容量記憶システムが許容する。勿論、さらにメモリにおける任意の位置からデー タを検索し、そして大容量記憶への転送またはネットワーク通信バス上の転送の いずれかの論理命令においてデータをアセンブリすることが可能になることが望 ましい。

パケット交換ネットワークは、メモリからメモリへパケットを転送することに対 し、命名された宛先バッファの優先順位を識別するための受信ノードが要求され ない技術分野において公知である。これらのネットワークは、受信メモリ、例え ば受信ノードのメモリにおいてソフトウェアで制御されるアドレステーブル、転 送ノードに対し未知の割当てられたメモリ位置を指すように使用される項目を維 持することにより、受信メモリへのパケットの内容を制御するために種々の方法 を使用する。この発明は、このようなネットワークすなわち命名されたバッファ の割当てまたは識別をすることなく、ネットワーク通信バスとメモリとの間でパ ケットを転送するための方法および装置提供するこの発明の目的となるようなこ とを原理的に採用する。

しかしながら、公知のコンピュータシステムは、典型的には、プロセッサの中断 を最小にしそして転送プロセスを簡単にするために、メモリにおける連続する位 置へおよび位置からデータを転送する。公知のコンピュータシステムすなわち非 結合メモリ位置において記憶されているデータにおいて、分離プロセッサの中断 は、メモリへおよびメモリからデータのそれぞれ非連続セグメントを転送するこ とが通常要求される。この発明は、メモリから素子インタフェースへデータを書 込むことに関し、メモリに記憶されているデータの非連続セグメントが、素子イ ンタフェースに対し連続ＤＭＡデータ転送を形成するために、ＤＭＡ制御論理に より結合され、そしてメモリから素子インタフェースへデータを読出すことに関 し、素子インタフェースからの連続ＤＭＡデータ転送は、ステージングメモリに おけるメモリの選択された連続の不要なセグメントへＤＭＡ制御論理により送ら れるようなシステムの改良である。初期準備後に、プロセッサアテンションは、 全体の転送が完了するまで、個々のデータセグメントを転送することは、どちら の場合にも要求されない 発明の概要 これらおよびその他の目的および利点は、複数のアドレス可能な要素に論理的に 分割されるステージングメモリを提供することにより達成される。利用可能な要 素と対応する識別子は、このような識別子のプールからマイクロプロセッサによ り任意に選択され、そしてＦＩＦＯ記憶回路のようなシーケンス記憶回路に記憶 される。

この発明は、ネットワークバス素子インタフェースと大容量記憶素子インタフェ ースとの間のデータ転送のためのステージングメモリを含む大容量記憶システム の背景において述べられている。パケットがネットワーク通信バスに接続された 素子インタフェースからステージングメモリにより受信されることになる場合、 要素の識別子はＤＭＡ制御によりシーケンス記憶回路からアクセスされ、そして パケットはメモリの対応する位置に記憶される。論理は、メモリ要素がパケット が受信したこと、すなわち、記憶レジスタにおける要素と対応する状態ワードを 配置することにより、およびプロセッサ中断６号のような制御信号を発生するこ とにより、表示する。そして、パケットは大容量記憶のためのデータを含んでい るかどうかを決定するために、主記憶システムのシステムプロセッサによりチェ ックされる。もし、パケットが記憶のためのデータを有していなければ、システ ムプロセッサは、データパケットが受信されなかったことを他のソフトウェアに 通告する。一方、システムプロセッサは、検索データテーブルにおける受信され たパケットを識別する情報を配置する。データの複合パケットは、高速度で受信 し得る。何故なら、シーケンス記憶回路は、複合要素の識別子で転送するための 優先順位をプログラムし得るからである。

メモリ要素において記憶されたデータは、システムマイクロプロセッサによる単 一の介入のみが要求される蛇行操作により大容量記憶するように転送される。

発明者の「蛇行」によるとは、データを非連続メモリ位置から単一データ送信へ 組合せることを意味する。これは、単一データ送信に含まれるように、データを 有するメモリ要素と対応する一連の要素識別子で、シーケンス記憶回路をプログ ラミングすることにより達成される。システムプロセッサから分離し、そしてシ ステムプロセッサにより準備する論理制御に基づいて、対応する一連の要素から のデータはメモリから読出され、そしてシーケンス記憶回路における要素識別子 のプログラムされた命令に従い、大容量記憶素子インタフェースに対し転送が予 定された長さのデータストリームにアセンブルされる。データストリームは、見 出し領域、データ領域および誤り訂正領域からなる。これらいずれの領域も、メ モリ中に存在し、または準備の間システムマイクロプロセッサにより論理を与え る指令の結果としてＤＭＡ制御論理により発生させ得る。好適な実施例において 、例えば、メモリと素子インタフェースとの間の転送の限界を定めるものとして 適当なブロックサイズ達することが必要であれば、データストリームにおける最 後のデータ領域に制御論理を埋込む。さらに、これらいずれの領域でも（例えば 、見出し領域）省略し得るか、または加えられ、転送されるデータの種類により 定まる。

データが大容量記憶から読出される場合、データは大容量記憶素子インタフェー スからの単一連続ＤＭＡデータストリームとしてステージングメモリへ転送され る。データストリームは、システムプロセッサにより、シーケンス記憶回路にプ ログラムされる一連の要素識別子に従って、ステージングメモリの選択された必 要のない連続メモリ要素の中に記憶されるセグメントに分割される。このプロセ スは、ここにおいて「非蛇行」として参照される。要素識別子は、利用可能なメ モリ要素に対応し、そしてこのような識別子のプールからシステムマイクロプロ セッサにより任意に選択される。データは、システムプロセッサからの論理分離 の制御に基づいて記憶され、そしてシステムプロセッサにより準備され、このよ うにしてシステムプロセッサの介入は、転送が完成するまで初期準備後に要求さ れることはない。システムプロセッサは、データセグメントを受信するようにプ ログラムされるメモリ要素のトラックを保持し、そしてステージングメモリから の検索データセグメントに対し、予め準備論理を行う際に、それらを個々のパケ ットにアセンブルし、そしてネットワーク通信バス上に転送するために、ネット ワークバス素子インタフェースに対しそれらを準備する。

図面の簡単な説明 本発明の上記および他の目的および利点は、同様の参照符号が引用する同様の部 分からなる添付図面との関係において、後述する詳細な説明を考慮すれば明白で あろう。

図１は、本発明の原理によるステージングメモリを含む大容量記憶システムのブ ロック結線図である。

図２は、ステージングメモリと受信アドレスとＦＩＦＯの受信状態を含む、本発 明の一実施例のブロック結Ｒ図である。

図３は、従来技術として公知であり、本発明で好適に使用するための型式の典型 的データパケットのフォーマットを示す結線図である。

図４は、ネットワーク通信バスからの受信データパケットまたは大容量記憶素子 インタフェースからの見出し／データセグメントを有する図１におけるステージ ングメモリの識別メモリ要素に対しプロセッサメモリにおいて準備されるデータ テーブルの結線図である。

図５は、図１のステージングメモリおよび蛇行／非蛇行ＦＩＦＯを含む本発明の 蛇行／非蛇行システムの一実施例のブロック結線図である。

図６は、本発明の原理によるステージングメモリ１１０とＤＭＡチャネル１０５ との間でデータの転送を実行する間の図５の状態機械語シーケンス回路５０６の 状態のフロー結線図である。

図７は、それぞれのネットワーク通信バス素子インタフェースに対し、ステージ ングメモリと転送アドレスとＦＩＦＯの転送状態を含む本発明のパケット転送シ ステムの一実施例のブロック結線図である。

図８は、本発明の蛇行システムの別の実施例のブロック結線図である。

発明の詳細な説明 図１は、大容量記憶システム１００を示し、このシステム１００は１もしくはそ れ以上の大容量記憶素子１０２（例えば、ディスク駆動機構またはディスク駆動 機構配列）および大容量記憶システム１００における素子１０２と他の回路構成 との間での通信のために対応する素子インタフェース１０４とを含む。大容量記 憶システム１００は、素子インタフェース１０４を経てネットワーク通信バス１ ０９と接続される。データが大容量記憶素子１０２とネットワーク通信バス１０ ９に接続されるホストコンピュータとの間で転送される間に、一時的記憶情報に 対し、大容量記憶システム１００におけるステージングメモリ１１０が提供され る。このステージングメモリは、例えば、データを受信するための他の素子イン タフェースの用意をするまでは、いずれか一方の素子インタフェース１０４また は１０８の１つから受信されるデータを保持するように使用される。大容量記憶 素子１０３に対しネットワークバス１０９上のホストコンピュータからデータを 転送する場合、ステージングメモリ１１０は、素子インタフェース１０８の１つ からデータを受信し、素子インタフェース１０４の１つに転送されるまでデータ を保持する。大容量記憶素子１０２からネットワークバス１０９に接続されたホ ストコンピュータへデータを転送する場合、ステージングメモリ１１０は、素子 インタフェース１０４の１つからデータを受信し、素子インタフェース１０８の １つに転送されるまでデータを保持する。同様に、ステージングメモリ１１０は 、同様の種類の素子インタフェースの間に転送（例えば、素子インタフェース１ ０４の１つから他の素子インタフェースへの転送）されるデータを保持し得る。

この同じメモリは、ネットワークバス１０９と大容量記憶システム１００とを接 続するホストコンピュータ間にコマンドメツセージとしての大容量記憶データと は別な情報の転送処理の目的に使用し得る。

大容量記憶システム１００におけるデータ転送は、ＤＭＡ制御論理構成要素１０ ３および１０６を介してシステムプロセッサ１０７により制御される。ＤＭＡ制 御論理構成要素１０３は、素子インタフェース１０８とステージングメモリ１１ ０の間でデータの転送を制御する。ＤＭＡ制御論理構成要素１０６は、素子イン タフェース１０４とステージングメモリ１１０の間でデータの転送を制御する。

図１の実施例において、２つの素子インタフェース１０８は、２：１マルチプレ クサ１１１を介してステージングメモリ１１０に対しての接続が示され、このマ ルチプレクサは、２つの素子インタフェース１０８がステージングメモリ１１０ と交信し得ることの決定を、ＤＭＡ論理構成要素からの制御信号に対し応答する 。素子インタフェース１０８のそれぞれは、ＤＭＡバス１１２とインタフェース するポート１０８ａを含む。同様に、ステージングメモリ１１０は、ＤＭＡバス １１２とインタフェースするポート１１０ａを含む。ＤＭＡ制御論理構成要素１ ０３は、ＤＭＡバス１１２上のデータの転送を達成するためのそれぞれポート１ ０８ａと１１０ａおよびマルチプレクサ１１１に対し、制御信号を供給する。そ れぞれの素子インタフェース１０４は、２：１マルチプレクサ１０４ｂに相当す ることの設定により決定するように、２つのＤＭＡバス１０５のいずれかにＤＭ Ａデータを転送または受信するためのポート１０４ａを有する。それぞれのマル チプレクサ１０４ｂの準備は、２つのＤＭＡ制御論理構成要素１０６により調整 される。同様のステージングメモリ１１０は、ＤＭＡバス１０５のそれぞれ１つ と交信するための２つのポート１１０ｂを含む。それぞれ分離したＤＭＡ制御論 理構成要素１０６を備える素子インタフェース１０４とステージングメモリ１１ ０との間の２つのＤＭＡバス１０５を提供することにより、ステージングメモリ １１０と素子インタフェース１０４の２つの異なるものとの間の２つの同時ＤＭ Ａ転送をすることができる。ＤＭＡ制御論理構成要素１０６のそれぞれは、ＤＭ Ａバス１０５上のデータ転送を達成するために、ポート１０４ａと１１Ｑｂおよ びマルチプレクサ１０４ｂに対し制御信号を供給する。さらに、ＤＭＡ論理構成 要素１０３を制御する場合、システムプロセッサ１０７は、ポート１ｌｏｃを経 てステージングメモリ１１０に対し直接アクセスする。システムプロセッサ１０ ７は、また素子インタフェース１０４および１０８に対し直接アクセスする。

以下に、より詳細に説明するように、ＤＭＡ制御論理構成要素１０３は、このＤ ＭＡ制御論理構成要素１０３および素子インタフェース１０８の初期準備後に、 ステージングメモリ１１０と素子インタフェース１０８の１つとの間のデータ転 送と関連して、システムプロセッサ１０７からオフローディングデータ転送のオ ーバヘッドの目的に役立つ。同様に、また、以下に詳細に説明するように、ＤＭ Ａ制御論理構成要素１０６は、特有のＤ　Ｍ　Ａ　＃Ｉ御論理構成要素１０６の 初期準備後に、ステージングメモリ１１０と素子インタフェース１０４の１つと の間のデータ転送と関連して、システムプロセッサ１０７からオフローディング データ転送のオーバヘッドの目的に役立つ。

図２は、素子インタフェース１０８からのデータパケットをステージングメモリ １１０に受信するために実施する本発明のバット受信システムの模範的実施例ブ ロック結線図を示す。素子インタフェース１０８は、図３に示すデータパケット のような、パケットの形式でバス１１０上の情報を受信する。これらのパケット のフォーマットは、典型的には各パケットが以下に定義される見出し領域におい て、通常表示される公知のサイズを有するように定義される。この見出し領域は 、パケット見出しまたは識別領域３００ａ、データ領域３００ｂ、および妥当性 検査情報（例えば、ＣＲＣ情報）のための領域３００Ｃを含んでいる、３つの領 域を含む。パケットの実際のフォーマットは、本発明のパケット受信システムで 使用される情報処理システムにより変化する。以下に、より詳細に説明されるよ うに、本発明は、パケットサイズにおいて適宜の変更が可能である。また、デー タパケットのフォーマットが、コンピュータと大容量記憶システムとの間の転送 制御または状態情報のために使用されることは評価される。そして、素子インタ フェース１０８により受信されるパケットのデータ領域は、制御または状態情報 のような大容量記憶データとは異なった情報が含まれる。図３のパケットにおい て、領域３００ｂ　（例えば、大容量記憶データ、制御または状態情報）により 含まれるデータの形式は、識別領域３００ａの０ＰＣＯＤＥ部により識別される 。

変化のある図表は、大容量記憶データに含まれる個々のパケットを参照するため に、従来の情報処理システムにおいて使用されている。このような従来の図表の １つは、トランザクションをベースとするパケット転送を伴う。それぞれのトラ ンザクションは、トランザクションに含まれるそれと各パケットが参照されるこ とにより番号を有する。複数のパケットが特定のトランザクションを含んでいる と、パケットにおける大容量記憶データの指令は、各パケットにおける大容量記 憶データの始めがトランザクションでの第１パケツトにおける大容量記憶デーの 始めからオフセットされることにより、オフセット値がワード数またはバイト数 またはその他のデータ数と等しくすることにより、識別される。トランザクショ ン識別子域３０２およびオフセット値領域３０４は、識別領域３００ａの部分と してデータパケット３００の中に示される。ここに説明される本発明のノくケ・ ソト受信システムの模範的な実施例は、パケット参照についてこのような形式を 使用するネットワークの前後関係として説明されている。当業者において明白で あるように、しかしながら、この発明の実施例は他のパケット識別図表を実施す ることができる。さらに、また明白であるように、本発明は、パケットにおいて 指定される特定の宛先バッファアドレスを考慮することなく、実施することがで きる。

一般的に、従来の共用されるシステムまたはネットワークバス上のパケットデー タの転送、すなわち大容量記憶システムに対する中央プロセッサのメモリからの 書込みデータを伴うものは、遠隔中央プロセッサから大容量記憶システムへコマ ンドパケットにより開始する。例えば、書込みトランザクションにおいて、コマ ンドパケットは、典型的には、他の情報の中で、アドレス、出所アドレス（コン ピュータの要求により大容量記憶システムに対し供給される）およびトランザク ション識別子を含むリターンパケットを供給することにより応答することを大容 量記憶システムに要求する。この応答を受信すると、遠隔中央プロセッサは、パ ケットに転送するために検索するデータを配置し、そして各データ／々ケ・ソト の相当する領域に大容量記憶システムにより発生する受信アドレスおよびトラン ザクション識別子を配！する。中央プロセッサはまた、各データ１＜ケ・ソトの ためのオフセット値を発生し、そして典型的には、大容量記憶システムに対する オフセット値の命令でデータパケットを転送する。

パケット交換システムの多重化機能のために、これらのデータ、＜ケラトは、他 のトランザクションと結合するデータパケットの中に点々と配置される大容量記 憶システムにより受信され得る。典型的な従来の大容量記憶システムにおし）て 、受信されたデータパケットからのデータは、パケットと各／＜ケラトにおいて 指定されたオフセットを加えたアドレス領域において、識別される受信領域での 連続メモリ位置の始めに配置される。

この発明のステージングメモリ１１０は、遠隔中央プロセッサに対し未知の同一 の記号で非連続位置でメモリに記憶するために、受信データノくケラトを許容す ることが大容量記憶システムにおいて有効である。ステージングメモリ１１０は 、アドレス指定可能なメモリ回路で構成される。ステージングメモリ１１０のメ モリ要素は、商業的に利用可能な集積回路のＲＡＭ素子（例えば、モトローラ社 製６２９３ＲＡＭチップのような素子）に使用するものとして実施し得る。商業 的に利用可能なレジスタ素子は、またポート１ｌＯａ、１１０ｂおよび１１０Ｃ を設けるために使用し得る。各ポートは、好ましくはデータラッチレジスタ、ア ドレスカウンタおよびリード／ライト可能レジスタから構成し、そしてボート機 能を実施するために要求されるような他の論理を含む。ステージングメモリ１１ ０の目的が、ネットワークパケットを段階化（ステージング）することであるの で、メモリは、それぞれアドレスおよび長さとして説明し得る複数の「ステージ ング要素」２００に対し、システムプロセッサにより論理的に分割される。この 実施例において、全てのステージング要素は、最大予想ｌくケラト長さが等しく なる。

この論理分割は、大容量記憶システム１００がオンライン状態になる前に、シス テムプロセッサ１０７により達成される。システムプロセッサ１０７は、ステー ジング要素２００の数を決定するために、最大予想ノ々ケット長さによりステー ジングメモリ１１０のサイズを分割し、そして各ステージング要素２００の開始 アドレスのメモリにおいて、リストＳＥ　ＦＲＥＥ　ＰＯＯＬを作成する。

遠隔中央プロセッサが、大容量記憶システム１００に対し書込み操作を開始する 際に、システムプロセッサ１０７は、先に説明したように、トランザクション識 別子を含むパケットを中央プロセッサに対し、発生しかつリターンする。システ ムプロセッサ１０７は、また以下に説明するように、データがステージングメモ リ１１０に配置される後に、完全に顕著なトランザクションにお（１て、その後 の使用に対し、メモリーレジデントテーブルに発生したトランザクション識別子 を配置する。以下に、より詳細に説明されるこのようなテーブルの例は、図４１ こ示される。

パケットがトランザクションを転送するに先立って、システムプロセッサ１０７ は、一連のステージング要素識別子を備えるＤＭＡ制御論理１０３；こおけるシ ーケンス記憶回路をプログラムする。これらの識別子は、受信）くケラトに対し 利用可能な個々のステージング要素と対応する。それらは、ＳＥ　ＦＲＥＥ−Ｐ ＯＯＬリスト上で識別された利用可能または現在未使用のステージング要素から システムプロセッサ１０７により選択され、そしてステージングメモリ１１０の 相対するステージング要素に、素子インタフェース１０８により受信されるデー タパケットを記憶するため、ボート制御ｌ−−ドウエア２０３により個々ｉこア クセスされる。ボート制御ハードウェア２０３は、素子インタフェース１０８と ステージングメモリ１１０との間のデータの転送のために、これら回路の特定の 実施により要求されるように、制御、アドレス、およびポート１０８ａおよび１ １０ａのデータレジスタを処理するため、およびマルチプレクサ１１１を制御す るため、離散的論理またはプログラム可能なアレイ論理の使用によるような、従 来実施し得る論理により構成する。

図２の実施例において、シーケンス記憶回路２０２は、回路に記憶されたステー ジング要素識別子がシステムプロセッサ１０７により負荷される同じシーケンス にアクセスされる従来のＦＩＦＯ（先入れ先出し方式）記憶回路（ラベル付ＲＣ Ｖ　ＡＤＤＲＦ　Ｉ　ＦＯ）使用して実施される。プログラムされた識別子がポ ート制御ハードウェア２０３によりアクセスされるシーケンスは、もし望むなら ば（例えば、識別子が、ＬＴＦＯ回路−後入れ後出し方式の使用によるような、 逆の指令でアクセスされること）、異なる指令においてもなし得る。ざらをこ、 シーケンス記憶回路は、Ｒ／’Ｍまたはレジスタアレイ、またはマイクロプロセ ッサの使用によるようなＦＩＦＯまたはＬＩＦＯ回路とは異なった回路構成；こ より実施することができる。

この発明の好適な実施例において、各ステージング要素識別子は、相対するテー ジング要素のステージングメモリ１１０における開始アドレスＳＥを含む。各ア ドレスＳＥが、ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２１，：対システムプロセッサ１ ０７により負荷されるように、短い［タグ番号ＪＲＴはアドレスに対し結合し、 そしてこのタグ番号と回路２０２へ負荷される各ステージング要素の相対する開 始アドレスおよび長さは、基準テーブル２０４ヘシステムプロセツサ１０７によ り配置される。タグ番号の目的は、ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６にお ける発生する状態ワードで使用するために、ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２に 負荷される各開始アドレスＳＥに対し、速記基準を提供することである。ＲＣＶ 　５ＴＡＴＵＳ　ＦＩＦＯ２０６ｉ：おけルステージング要素の実際の開始アド レスの代りにタグ番号を使用することにより、ＦＩＦＯ２０６の必要ナヒット幅 ハ、小すく保持サレル。ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６１：おける状態 ワードの発生は、以下に説明する。

タグ番号は、連続的な指令でＲＣＶ　ＡＤＤＲＦＩＦＯ２０２に負荷されるが、 他の指令は、ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２におけるタグ番号の指令が基準テ ーブル２０４により反映される。好ましくは、タグ番号は、０から（ｍ−１）の 値を有する。但し、ｍは深さに等しい可変のノくラメータ、また（よＲＣＶ　Ａ ＤＤＲＦＩＦＯ２０２（例えば、同時に、ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２に負 荷されるステージング要素識別子の番号）についてのその部分である。例えば、 もし１６またはそれ以上のステージング要素識別子の深さを有するＦＩＦＯ回路 が使用されるならば、タグ番号Ｔは０−１５の値を有する４ビツトバイナリ番号 により構成し得る。ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２１こ負荷される第１のステ ージング要素アドレスは、０のタグ番号が割当てられ、第２の場合は、順次１が 割当てられる。この場合、タグ番号は、１５が０になる後１こシステムプロセッ サｉ０７は、初期的に負荷されたアドレスがバス１０９から素子インタフェース １０８に到達するデータパケットを受信するために、ポート制御ハードウェア２ ０３により使用されるように、ＳＥ　ＦＲＥＥ　ＰＯＯＬリストから現在利用可 能なステージング要素の開始アドレスをＲＣＶ　ＡＤＤＲＦＩＦＯ２０２に再負 荷する。システムプロセッサ１０７は、システムプロセッサをＲＣＶ　ＡＤＤＲ ＦＩＦＯ２０２に再負荷するように、基準テーブル２０４　’ｆ−Ｗ新ｔル。好 ｔＬ＜は、ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２＋：おけるステージング要素識別子 の初期の負荷は、大容量記憶システムが初期設定される際に行われる。勿論、ス テージング要素がパケットを受信する際には、パケットが、ステージング要素か ら大容量記憶素子インタフェースへ転送され、またはステージング要素が利用可 能な状態にリターンする時に別な方法で処理され、そしてＳＥ　ＦＲＥＥ　ＰＯ ＯＬリストにリターンされるようになる時間まで、パケットは利用不可能となる 。このように、個々のステージング要素のステージングメモリ１１０の操作の間 に、可変時間で利用可能な状態と利用不可能な状態との間のサイクルとなる。シ ステムプロセッサ１０７は、ステージング要素がいかなる時間でも、ＲＣＶ　Ａ ＤＤＲＦＩＦＯ２０２に負荷することが利用可能であることを知るために、ＳＥ 　ＦＲＥＥ　ＰＯＯＬリストを使用する、このようなサイクル処理のトラックを 保持する。

好適な実施例において、素子インタフェース１０８は、バス１０９から受信され るパケットからのＣＲＣ情報（例えば、妥当性検査領域３００Ｃ）、すなわち受 信された各パケットからの見出しおよびデータ領域で構成するデータセグメント がステージングメモリ１１０に記憶されるように、検査しそして取り除く。各デ ータパケットからのデータセグメントがステージングメモリ１１０により受信さ れた後、ポート制御ハードウェア２０３は、パケット転送の官僚を表示するため 、ＦＩＦＯ回路２０６（ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ）ｌ；：相対する状態 Ｘｉｌ別子割子荷する。状態識別子は、パケットを受信したステージング要素に 対し、ＲＣＶ　ＡＤＤＲＦＩＦＯ２０２において割当てられた一群の５ＴＡＴビ ツトとタグ番号とを含む。５ＴＡＴビツトは、例えば、ＤＭＡ制御論理１０３に より転送誤りが検出されたかどうか表示する誤りビットと、素子インタフェース １０８がバス１０９からパケットを受信したことを表示するビットとを含む。Ｒ ＣＶ　ＡＤＤＲＦＩＦＯ２０２として、ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６ は、ＦＴＦＯ回路とは相違する従来の回路構成を使用して実施することができる 。

空から空でない状態へのＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６の移行において 、システムプロセッサ１０７に対し、パケットを受信したことを表示するための 割込みが発生する。この割込みに対する応答に際し、システムプロセッサ１０７ は、ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６における第１の状態識別子のタグ番 号を読出し、そしてテーブル２０４からの相対するステージング要素の開始アド レスおよび長さを決定する（全てが等しいかどうかテーブル２０４において、ス テージング要素の長さをリストする必要はなく、この場合、長さは、システムプ ロセッサ１０７により読出される単一メモリ位置またはレジスタに記憶される） 。システムプロセッサ１０７は、さらに図４に示すように、テーブル４００への パケットの開始アドレス、長さおよびオフセットを配置する。ＲＣＶＳＴＡＴＵ Ｓ　ＦＩＦＯ２０６から読出すタグ番号と対応するテーブル２０４による有効な タグがないことを表示するために空番号を設定する。テーブル４００は、顕著な トランザクションについてのトランザクション識別子に従って索引付けし、そし てこのようなトランザクション識別子を与えるために、トランザクションと結合 するデータパケットを受信して保持するステージング要素の開始アドレスは、素 子インタフェース１０８によって受信されたトランザクションのパケットにおい て、またはそれらのオフセットの指令において、システムプロセッサ１０７によ りリストされる。テーブル４００は、図５との関係で説明されるように、ステー ジングメモリ１１０から大容量記憶素子インタフェースへデータの転送を完了す るために、システムプロセッサ１０７により使用される。

データパケットを有するステージング要素に記憶される、大容量記憶への転送の 完了において、大容量記憶システムによる内部的使用のための、論理ブロックア ドレスと大容量記憶素子番号のような、新たな制御情報が要求される。これは、 パケットがステージングメモリ１１０に配！された後に、パケットの見出し領域 において含まれるオリジナル制御要素の選択された部分に新たな制御情報を書込 むシステムプロセッサ１０７を有することにより、簡単に達成することができる 。

または、このような新たな制御情報は、ステージングメモリ１１０から大容量記 憶素子インタフェース１０４へ転送されるデータ傾城として、ＤＭＡ制御論理１ ０６によりパケットデータ領域へ加えることができる。

システムプロセッサ１０７が割込みに対する応答でＲＣＶ　５ＴＡＴＵＳ　ＦＴ Ｆｏ　２０６における第１の状態識別子をアクセスし、そしてテーブル４００に 結合したステージング要素のアドレスを配置した後、システムプロセッサ１０７ は、追加ノ状態１に割子１．ニ一対するＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６ を検索し、そしてそれぞれこのような識別子に対するアクセス処理を繰返す。も し、ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６においてそれ以上の識別子がなけれ ば、システムプロセッサ１０７は、再度割込みがあるまで池の操作に戻る。

素子インタフ二一ス１０８に到達するパケットが大容量記憶データパケット、す なわち、コマンドパケットまたはその他の形式のメツセージと相違すれば、パケ ットは、大容量記憶データと相違するものとして、システムプロセッサ１０７に より識別される。パケットは、システムプロセッサ１０７がテーブル４００に相 対するステージング要素のアドレスを配置しないことを除いて、大容量記憶デー タパケットと同様の方法により、ステージングメモリ１１０に受信される。代案 として、システムプロセッサ１０７は、大容量記憶システムの制御回路構成にお いて、他のソフトウェアに対しパケットを含むステージング要素のアドレスを供 給し、順次にパケットを処理し、そして５Ｅ−ＦＲＥＥ−ＰＯＯＬに対しパケッ トを含むステージング要素を最後にリターンさせる。

このシステムプロセッサが、バス１０９から受信される特定の書込みトランザク ションに対し、全ての大容量記憶データパケットを検出するに際し、大容量記憶 素子インタフェース１０４の１つに対し、大容量記憶データを転送するように準 備する。

図５は、ステージングメモリ１１０と大容量記憶素子インタフェース１０４に接 続されたＤＭＡチャネル１０５との間のデータを転送するための「蛇行／非蛇行 」機構の模範的な実施例を示す。この発明は、ＤＭＡチャネル１０５の両方向へ のデータ転送に関する。用語の「蛇行Ｊは前もってここに述べられている。東１ に、大容量記憶素子インタフェース１０４の１つに対し、単一の連続ＤＭＡデー タ転送として、データを転送するために、ステージングメモリ１１０の選択され たステージング要素において、記憶されたデータと共に蛇行するための方法が記 載される。

説明の目的として、それは、単一データ転送トランザクションと結合した大容量 記憶データの幾つかのパケットが、大容量記憶システムに対しコンピュータによ り転送されることであり、そして図２との関係で述べられた本発明のパケット受 信方向に従うステージングメモリ１１０の可変ステージング要素２００に記憶さ れることである。記憶された大容量記憶データパケットは、大容量記憶データの 少数量のみ有するトランザクションと結合した最後のデータセグメントの可能な 除外で長さを等しくする。それぞれ記憶された大容量記憶データパケットは、大 容量記憶において、典型的な論理および物理的位置に対し相対する大容量記憶デ ータを指向させて、使用するための制御を包含しそして情報をアドレスする見出 しを含むために、システムプロセッサ１０７により変更される（前もっての状態 として、この情報は、パケットの見出し領域において、元来含まれている制御情 報の上に書込まれる）。また、システムプロセッサ１０７は、共に蛇行するデー タセグメントの開始メモリアドレス、長さおよびオフセット値の知識を有するこ とが、仮定される。これは、例えば、前述した方法において、データがステージ ングメモリ１１０に記憶された場合、図４に示すように、検索データテーブルを 作成することにより達成される。

ステージングメモリ１１０の選択されたステージング要素２００からＤＭＡチャ ネル１０５ヘデータセグメントを転送するために、システムプロセッサ１０７は 、それぞれ選択されたステージング要素に含まれる変更された見出し領域のメモ リにおいて、開始アドレスと対応する一連のメモリアドレス（ｒＳＥ　ＡＤＤＲ ＥＳＳＪ）を備えるＤＭＡ制御論理１０６のシーケンス記憶回路５０４をプログ ラムする。シーケンス記憶回路５０４は、好ましくは、ステージングメモリアド レスが、相対するステージング要素に含まれるデータセグメントのオフセット値 に従ってプログラムされそしてアクセスされるＦＩＦＯ記憶回路（ラベル付けさ れたｒｓＮＡＫＥ／ＤＥＳＮＡＫＥ　ＦＩＦＯＪ）を使用して実施される。ステ ージングメモリアドレスがプログラムされたシーケンス（およびこのような相対 するステージング要素の内容が転送されるシーケンス）は、望ましいように変化 させることができる。シーケンス記憶回路５０４は、ＬＩＶＯ回路、ＲＡＭまた はレジスタアレイ、またはマイクロプロセッサの使用によるように、ＦＩＦＯ回 路とは相違する回路構成により実施され得る。

シーケンス記憶回路５０４のプログラミング後に、システムプロセッサ１０７は 、転送するためのデータの全長と等しい値を、データ転送長さカウンタに負荷す る。このデータ転送長さカウンタのローディングは、ポート制御ハードウェア５ ０６の操作を開始する。ポート制御ハードウェア５０６は、ポート１０４ａおよ び１１０ｂの制御アドレスおよびデータレジスタを処理するため、およびマルチ プレクサ１０４ｂを制御するため、離散的な論理またはプログラム可能なアレイ 論理を使用するようにして、従来的に実施し得ると共に、システムプロセッサ１ ０７から要求される更なるアテンシヨンなしにＤＭＡ転送を実行するために従来 方法で構築される状態機械語シーケンス回路およびその他の論理で構成する。

フロー図６００は、ステージングメモリ１１０と図６に示されるＤＭＡチャネル １０５との間でＤＭＡ転送を実行するように、ポート制御ハードウェア５０６の 状態シーケンス回路の状態を示す。

ステージングメモリ１１０から素子インタフェース１０４への転送において伴う 状態は、図６の低部において示され、そして一般的に読出しシーケンス６００ａ としてここに＃照される。ポート制御ハードウェア５０６の状態機械語シーケン ス回路は、状態機械語シーケンス回路がデータ転送長さカウンタのローディング をシステムプロセッサ１０７により開始する場合、未使用状！！！！６０１から 続出しシーケンス６００ａを始める。状態機械語シーケンス回路は、最初に、ス テージングメモリ１１０における各見出し／データセグメント（例えば、５２０ バイト）の長さと等しい値で、ブロック長さカウンタ５０８に負荷する（小数の データセグメントを除＜）（状態６０２）。状態機械語シーケンス回路は、次に 、ＤＭＡチャネル、大容量記憶素子インタフェースポー）１０４ａおよびＤＭＡ 転送のためのステージングメモリポーｈｌｌＯｂを準備するために必要となる制 御信号を、ポート制御ハードウェアに発生するようにする（状態６０４）ポート 制御ハードウェア５０６の状態機械語シーケンス回路は、その後、大容量記憶素 子インタフェース１０４に対し、ＤＭＡチャネル１０５上に転送される単一デー タストリーム５１２に選択されたデータセグメントをアセンブルする。

これは、次のようにして達成される。状態機械語シーケンス回路は、ステージン グメモリ１１０以外の指向される見出し／データバイトに対し、ステージング要 素アドレスを有するステージングメモリポート１１０ｂを備えるアドレスカウン タ５０９に負荷されるように、シーケンス記憶回路５０４に第１のステージング メモリアドレスを生じる（状態６０６）。見出し／データセグメント５１７から なる見出し５１４およびデータ領域５１６は、アドレスされたステージング要素 からＤＭＡチャネル１０５へ転送される。

各バイトがＤＭＡチャネル１０５へ転送された後は、ブロック長さカウンタ５０ ８およびデータ転送長さカウンタ５１０は１つづつ減少する。ステージングメモ リ１１０とＤＭＡチャネル１０５との間の転送は同時に１バイトを位置付けるよ うにここに説明されているが、このようなブロック長さカウンタ５０８およびデ ータ転送長さカウンタ５１０はバイト毎の基準で減少し、ポート１１０ｂおよび １０４ｂおよびＤＭＡチャネル１０５は、並列に（例えば、長い語）データのよ り大きな量を転送することが実施される。このような場合、カウンタ５０８およ び５１０は、長い語またはバイトよりもむしろ他のユニットをカウントすること が実施される。ブロック長さカウンタ５０８は、５２０バイトの全ての見出し／ データセグメント５１７がＤＭＡチャネル１０５へ転送されたことを表示するゼ ロが到達した場合、状態機械語シーケンス回路が、見出し／データセグメント長 さの値でブロック長さカウンタ５０８に再負荷すること、および他の見出し／デ ータセグメントの転送を始めるために、シーケンス記憶回路５０４からアドレス カウンタ５０９へ負荷するように、次のステージングメモリアドレスを生じるこ とを、ポート制御ハードウェア５０６に指向させる（状態６０８）。このような 次の見出し／データセグメントの転送を始める前に、ポート制御ノ＼−ドウエア ５０６の状態機械語シーケンス回路は、ＤＭＡデータストリーム５１２における 第１のセグメントのデータ領域５１６に付加するために、データの妥当性検査情 報（ｒｃＲｃＪ　５１８）を生じる（状態６１０）。このプロセス（状態６０６ ．６０８．６１０）は、データ転送長さカウンタ５１０が１に等しくなるまで繰 返えされる。もし、ブロック長さカウンタ５０８が、データ転送カウンタ５１０ が１になる場合に、１と等しければ、データの最後のバイトは転送され、そして 各カウンタはゼロに減少する（状態６１２）。データの妥当性検査領域は、丁度 転送されたデータ領域に付加され（状態６１４）、そして状態機械語シーケンス 回路５０６は未使用状態６０１に戻る。もし、ブロック長さカウンタ５０８は、 転送長さカウンタ５１０が１に等しい場合に、１と等しくなければ（例えば、ス テージングメモリ１１０に記憶された最後のデータバイトが、転送される場合） 、ブロック長さカウンタ５０８は、最後に記憶されたデータバイトが転送され、 そしてカウンタ５０８および５１０が減少した後に、ゼロでない値を有する。Ｄ ＭＡデータストリーム５１２の最後のデータ領域を完了するために、状態機械語 シーケンス回路は、データストリームの部分としてバス１０５上の「埋込み」デ ータの転送バイトを継続するため、ポート制御ハードウェア５０６に生じさせる （状８６１６）。この「埋込み」データは、埋込みバイトとして公知の繰返し値 を構成する。埋込みバイトは、最後の転送見出し／データセグメントの長さが、 前の見出し／データセグメントの長さと等しくなるまで転送される。これは、各 埋込みバイトが転送された後にブロック長さカウンタを減少することにより、そ してブロック長さカウンタがゼロに到達するまでに埋込み操作をカウントするこ とにより達成される。最後の埋込みバイトが転送され、そしてブロック長さカウ ンタがゼロに減少した後に（状態６１８）、データの妥当性検査領域は、ステー ジングメモリ１１０から素子インタフェース１０４へＤＭＡデータストリームを 完成するために転送される（状態６１４）。

ネットワークバス１０９上の遠隔中央プロセッサが大容量記憶１０２（例えば、 読出し大容量記憶データ操作）からのデータを検索ためにシークするデータ転送 に関し、これら上述した類似の機構は、ステージングメモリ１１０の利用可能な ステージング要素に対し、ＤＭＡチャネル１０５上の単一連続ＤＭＡデータスト リーム５１２から見出し／データセグメント５１７を送るために、そして素子イ ンタフェース１０８を経てステージングメモリ１１０からネットワーク通信バス １０９ヘパケツト形式で見出し／データセグメントを転送するために使用するこ とができる。

読出し操作は、他の情報の中で、読出しのための大容量記憶データの識別を得る 遠隔中央タプロセッサからのコマンドパケットにより開始される。コマンドパケ ットは、ネットワークバス素子インタフェース１０８を経て大容量記憶システム １００により受信され、そして前述した方法でステージングメモリ１１０に対し 転送される。システムプロセッサ１０７は、ステージングメモリ１１０に記憶さ れているコマンドパケットを読出し、そしてコマンドに対する１もしくはそれ以 上のトランザクシラン識別番号を割当てる。トランザクション識別番号の数は、 要求されるデータの量に従って利用される。システムプロセッサ１０７は、トラ ンザクション識別番号をテーブル４００に人力し、そしてコマンドパケットによ り要求されるデータを検索ための特有な大容量記憶素子１０２を知らせる。

大容量記憶素子１０２が典型的なトランザクション識別番号七結合したデータを 転送することが用意されている場合、大容量記憶素子は、順次にシステムプロセ ッサ１０７が割込みを生じる素子インタフェース１０４を知らせる。システムプ ロセッサ１０７は、トランザクション識別番号と結合する大容量記憶データを転 送するために要求されるステージングメモリ１１０のステージング要素の数を決 定し、そしてＳＥ　ＦＲＥＥ　ＰＯＯＬリストからステージング要素の必要な数 を得る。各ステージング要素に対し、見出し／データセグメントの転送が初めら れるステージングメモリ１１０のアドレスは、５ＮＡＫＥ／ＤＥＳＮＡＫＥＦＩ ＦＯ５０４に負荷される。ステージング要素アドレスは、また、ＰＩＦＯ５０４ に負荷された命令で、テーブル４００に入力される。

システムプロセッサは、利用可能なりＭＡチャネル１０５を選択し、そして選択 されたチャネルト結合したＤＭＡ制御論理構成要素１０６が含まれる状態機械語 シーケンス回路の操作を開始する。書込み（ステージングメモリ１１０）シーケ ンス６００ｂの状態に関し、状態機械語シーケンス回路の操作は、転送されるデ ータの全長さと等しい値を有するデータ転送長さカウンタ５１０のローディング によってシステムプロセッサ１０７により開始される（状ｆ１６２０）。状態機 械語シーケンス回路は、ＤＭＡ転送に対するＤＭＡチャネルおよびステージング メモリ１１０のポート１１０ｂの状態に対し必要となる制御信号を発生すること をポート制御ハードウェア５０６に生じ（状態６２２）、そして転送される各見 出し／データセグメント５１７の長さと等しい値を有するブロック長さカウンタ ５０８を負荷する（状態６２４）。

ポート制御ハードウェア５０６の状態機械語シーケンス回路は、次に、ステージ ングメモリ１１０に指向する見出し／データバイトに対し、ステージング要素ア ドレスを有するステージングメモリポート１ｌｏｂを設けたアドレスカウンタ５ ０９において、負荷されるシーケンス記憶回路５０４に第１のステージンダメそ りアドレスを生じる。見出し／データセグメント５１７は、大容量記憶素子イン タフェースポート１０４ａからアドレスされたステージング要素へ転送される。

各バイトがステージング要素へ転送された後、ブロック長さカウンタ５０８およ びデータ転送長さカウンタ５１０は、１つだけ減少する。全ての見出し／データ セグメント５１７は、１からゼロへ減少するブロック長さカウンタ５０８により 表示されるように、ステージングメモリ１１０に対し転送される場合（状態６２ ６）、ポート制御ハードウェア５０６の状態機械語シーケンス回路は、転送中に 悪化しなかった見出し／データセグメントを確保するために、見出し／データセ グメントの終りに付加するデータの妥当性検査領域を検査する（状態６２８）。

データの妥当性検査情報は、ステージングメモリ１１０に記憶される必要はない が、しかしポート制御ハードウェア５０８の状態機械語シーケンス回路により検 査される場合に、見出し／データセグメントから取除くことができる。もし、取 除くと、新たな妥当性検査情報については、見出し／データセグメントがステー ジングメモリ１１０以外に遅れて転送された場合に付加される。もし、ポート制 御ハードウェア５０６の状態機械語シーケンス回路は、データの妥当性検査情報 が検査された場合に誤りが検出されると、割込みがシステムプロセッサ１０７に 対して通知される。

データの妥当性検査情報がされ、そして見出し／データセグメントが有効とされ た後は、状態機械語シーケンス回路は、見出し／データセグメントの長さの値を 有するブロック長さカウンタ５０８を再負荷するため、および他の見出し／デー タセグメントの転送を始めるためにアドレスカウンタ５０９に負荷するように５ ＮＡＫＥ／ＤＥＳＮＡＫＥ　ＦＩＦＯ５０４から次のステージングメモリアドレ スを生じるために、ポート制御ハードウェアに指向させる。このプロセスは、Ｄ ＭＡチャネル上のデータストリームの最後のデータバイトが転送されるまで、繰 返される。ブロック長さカウンタ５０８は、最後のデータバイトが転送された後 に１からゼロへ減少した場合（状！！６３０）、状態機械語シーケンス回路は、 最後のデータの妥当性検査領域を検査しそして取除き（状ｆｉ６３２）、そして 未使用状態６０１にリターンする。

データの最後のバイトがステージングメモリ１１０に対し転送された後、ＤＭＡ 制御論理１０６は、トランザクション識別番号と結合したデータの転送が完了し たプロセッサに知らせるために、システムプロセッサ１０７に割込む。システム プロセッサ１０７は、ステージングメモリ１１０において記憶された見出し／デ ータセグメントの見出し領域が、正しい大容量記憶データが転送されたことを表 示することを確認する。システムプロセッサ１０７は、ネットワークアドレッン ングフォーマット要求に応じて記憶された見出し／データセグメントの上に新た な見出し領域を書込み、そしてバス１０９上のパケット形式で転送するために、 素子インタフェース１０８の１つに対し、見出し／データセグメントを転送する ための用意をする。

図７は、ステージングメモリ１１０からネットワークバス素子インタフェース１ ０８へのデータの転送を示す。転送の前に、システムプロセッサ１０７は、２つ の素子インタフェース１０８の１つを選択し、一連のステージング要素の識別子 を有する相対するシーケンス記憶回路７０２ａまたは７０２ｂ　（ラベル付けさ れたＴＭＴ　ＡＤＤＲＦＩＦＯ）をプログラムし、そして相対するテーブル７０ ５ａまたは７０５ｂにステージング要素アドレスおよび長さを入力する。これら の識別子は、素子インタフェース１０８に対し転送されるデータを含むステージ ングメモリ１１０の個々のステージング要素と対応する。このシーケンスは、大 容量記憶素子インタフェース１０４からステージングメモリ１１０へのデータの 転送の間に付勢されるテーブル４００における項目から用意される。図示の目的 のために、ケーブル八に対する素子インタフェースがシステムプロセッサ１０７ により選択されることを以下に仮定する。各識別子は、好ましくは相対するステ ージング要素およびタグ番号ＴＡにおいて記憶された再書込み見出し領域の開始 メモリアドレスを構成する。

ＴＭＴ　ＡＤＤＲＦＩＦＯ７０２ａのプログラミングの後に、システムブＯｔッ ｆ１０７は、ＴＭＴ　ＡＤＤＲ’　ＦＩＦＯ７０２ａからの第１のステージング 要素識別子をアクセスするために、素子インタフェース１０８に対し相対するス テージング要素に記憶されたパケットを転送するために、ＤＭＡ制御論理１０３ のポート制御ハードウェア７０６に指向させる。システムプロセッサ１０７は、 他のプロセッサに対し自由である。ＤＭＡ制御論理は、ＴＭＴ　ＡＤＤＲＦＩＦ Ｏ７０２ａにおける各識別子についてプロセスを繰返す。各パケットが素子イン タフェース１０８に対し転送された後、ＤＭＡ制御論理は、　ＦＩＦＯ回路（ラ ベル付けされたＴＭＴ　５ＴＡＴＵＳ　ＦＩＦＯ）に相対する状態識別子を負荷 する。ここに、状態識別子は、ＲＣＶ　５ＴＡＴＵＳ　ＦＩＦＯ２０６と関係す る前述した状態ビットに加えて、不成功の計算を転送に対して試みることを含む べく拡張される。空の状態から空でない状態へのＴＭＴ　５ＴＡＴＵＳ　ＦＩＦ Ｏ７０４ａのトランザクションについて、システムプロセッサ１０７に対する割 込みは、パケットが転送されることを表示ために発生する。システムプロセッサ １０７は、素子インタフェース１０８に対し最初のパケットの転送の状態を検査 し、そして追加の状態識別子を検索する。もし、状態が転送の成功を表示すれば 、ＲＣＶ　５ＴＡＴＵＳ　ＦＴＦＯ７０４ａから読出されたタグ番号と対応する テーブル７０５ａにおける項目は、空の値が設定される。

ＴＭＴ　５ＴＡＴＵＳ　ＦＩＦＯ７０２ａにおける追加の状態識別子を検査した 後は、システムプロセッサ１０７は、再度割込まれるまで他の操作にリターンす る。

データは、バス１０９より受信されたパケットの見出しおよびデータの領域の長 さよりも異なる長さを有する見出し／データセグメントにおける、ステージング メモリ１１０と大容量記憶素子インタフェース１０４との間で転送されることが 好ましい。それは、また、パケットの見出しおよびデータの領域の長さおよび／ または見出し／データセグメントの長さが、１から他に変わるステージングメモ リ１１０と大容量記憶素子インタフェース１０４との間で転送され得る。いずれ か一方の場合において、長さの相違は、可変パラメータとなるステージングメモ リ１１０におけるステージング要素の長さの限界を定めることにより調整される 。そのようにすることにおいて、個々のステージング要素の可変長さは、データ をステージングメモリ１１０に対しまたはステージングメモリ１１０から転送す る際に、計算しなければならない。

例えば、図８は、図５の蛇行／非蛇行システムの別の実施例をを示し、これはス テージング要素識別子が相対するステージングメモリ要素アドレスと共にＦＩＦ Ｏ８０４に負荷されるステージング要素長さパラメータを含んでいる。追加のカ ウンタ回路８０２（ラベル付けされたＳＥ　ＬＥＮＧＴＨＣＮＴＲ）は、相対す るステージング要素アドレスがポート制御ハードウェア８０６により、アドレス カウンタ５０９に負荷された後に、負荷されるＦＭＦＯ８０４からのステージン グ要素長さの値を得る。カウンタ８０２の値は、見出し／データセグメント５１ ７の各バイトがステーシンダメモリ１１０へまたはステージングメモリ１１０か ら転送するために、１回減少し、そしてポート制御ハードウェア５０６がＦＩＦ Ｏ８０４から次のステージング要素アドレスおよび長さを取出す際に、決定すべ きブロック長さカウンタ５０８の値の代わりに使用される。ブロック長さカウン タ５０８は、ポート制御ハードウェア５０６がＤＭＡチャネル１０５上のデータ ストリームにデータの妥当性検査情報（、ｒｃＲｃＪ）を挿入する際に決定し、 そして前述した同様の方法により埋込みが実行される。

図８に示されるように、ステージング要素長さのパラメータの使用は、大容量記 憶システム１００によって受信されたパケットの個々の長さについて、ステージ ングメモリ１１０と大容量記憶素子インタフェース１０４との間で転送されたデ ータの見出し／データ領域の長さを許容する。

このようなステージングメモリを介するデータ転送のための新規な方法および装 置は、以上述べた通りである。当業者であれば、本発明が前述した実施例以外に よっても実施することができ、そして特に前述した大容量記憶システム以外の回 路に組込むことが可能であることは、理解し得るであろう。前述された実施例は 、図示の目的で提出され、限定されるものではなく、そして本発明は次のクレ− ムのみによって限定される。

ＦＩＧ、　／ ＦＩＧ、４ ＦＩＧ、　７ Ｆ／θθ 要約書 ステージングメモリとダイレクトメモリアクセス（ＤＭＡ）チャネルの要素を経 て、１つの素子インタフェースから他の素子インタフェースへのデータの転送の ための方法および装置。

補正嘗の写しく翻沢カ提出書 （特許法第１８４条の８） ＰＣＴ／ＵＳ９１１０１２５１ 、発明の名称 ステージングメモリを介してデータを転送する方法および装置３、特許出願人 住　所　アメリカ合衆国、カリフォルニア　９２８０７、アナハイム、イー　ハ ンター　アベニ、−５０６５名　称　マイクロ　テクノロジー　インコーホレイ テッド１９９２年　４月　６日（平成　４年　４月　６日）６、添付書類の目録 （１）補正書の写しく翻訳力　１通 請求の範囲 １、データ処理システムにおいて、第１群の素子の１つから第２群の素子の１つ へ第１の論理組合せデータを転送する間に、ステージングメモリで第１の論理組 合せデータの一時的記憶を行い、そして第２群の素子の１つから第１群の素子の １つへ第２の論理組合せデータを転送する間に、ステージングメモリで第２の論 理組合せデータの一時的記憶を行う方法であって、ステージングメモリは、シス テムプロセッサを有する装置内において、第１群の素子からデータを受信しおよ び第１群の素子に対しデータを転送するための第１の素子インタフェース手段と 、第２群の素子からデータを受信しおよび第２群の素子に対しデータを転送する ための第２の素子インタフェース手段とを含み、そしてステージングメモリが、 第１と第２のデータチャネルにより第１および第２の素子インタフェース手段と が交互に結合され、（りステージングメモリにおいて複数のステージング要素を 定義し、そしてシステムプロセッサのメモリにおいて、データについて利用可能 なステージング要素と対応するステージング要素識別子のフリーブールリストを 記憶するステップと、 （ｂ）記憶したフリープールリストから第１の一連のステージング要素識別子を 選択し、そして第１の記憶回路に第１の一連のステージング要素識別子をプログ ラムするステップと、 （Ｃ１システムプロセッサのメモリにおいて、ステージングメモリに伴う進行で 転送操作を確認する情報が記憶されたテーブルを定義し、そして第１群の素子の １つから東２群の素子の１つへ第１の論理組合せデータの転送を第１のトランザ クション番号により確認する第１のテーブル情報において、および第２群の素子 の１つから第１群の素子の１つへ第２の論理組合せデータの転送を東２のトラン ザクション番号により確認する第２のテーブル情報において記憶するステップと 、 （ｄ＋第１群の素子の１つからステージングメモリに対し、第１の論理組合せデ ータを次の各ステップにより転送するステップと、＋１）第１の素子インタフェ ース手段で、複数の分割された部分における纂１群の素子の１つにより転送され た第１の論理組合せデータを転送するステップ、 （２）第１の素子インタフェース手段からステージングメモリへ、第１の素子イ ンタフェース手段により受信された第１の論理組合せデータのそれぞれ分割され た部分を、第１のデータチャネルに対し制御回路を起動することにより、各分割 された部分に対し、第１の記憶回路からステージング要素識別子をアクセスし、 そして第１の素子インタフェース手段から第１のデータチャネルを経て相対する ステージング要素へ分割された部分を応答的に転送するステップ、および （３）システムプロセッサメモリにおけるテーブルの第１部分において、第１の トランザクション番号と結合し、第１の論理組合せデータの分割された部分を受 信したステージング要素を確認する項目のリスト、第１の論理組合せデータの記 憶した分割された部分の論理命令を表示するために配置される項目のリストを記 憶するステップ、 （ｅｌ　ステージングメモリから第１群の素子の１つへ第１の論理組合せデータ を次の各ステップにより転送するステップと、（１）第１のトランザクション番 号と結合して記憶された項目のリストの配置により表示される論理命令に従って 、システムプロセッサメモリにおけるテーブルの第１部分において、第２の記憶 回路に、第１の論理組合せデータの分割された部分が記憶されているステージン グ要素と対応する一連のステージング要素識別子をプログラミングするステップ 、および（２）ステージングメモリから第２の素子インタフェース手段へ第１の 論理組合せデータからなるデータの分割された部分を、第２のデータチャネルに 対し制御回路を起動することにより、自動的に繰返されるシルケンスにおいて、 第２の記憶回路からステージング要素識別子をアクセスし、そして相対するステ ージング要素から第２のデータチャネルを経て第２の素子インタフェース手段へ 分割された部分を応答的に転送し、第１の論理組合せデータからなる分割された 部分が、それぞれ転送された分割された部分に対しプロセッサの割込みの要求な しに東２のデータチャネル上の単一のデータ転送としての論理命令で転送される ステップ、 （［）第１群の素子の１つからステージングメモリへ第２の論理組合せデータを 次の各ステップにより転送するステップと、ｆｌ）記憶されたフリープールリス トから第２の一連のステージング要素識別子を選択し、そして第２の記憶回路に 、第２の一連のステージング要素識別子をプログラミングするステップ、 （２）￥４２の素子インタフェース手段で、第２群の素子の１つにより転送され た第２の論理組合せデータを受信するステップ、（３）第２の素子インタフェー ス手段からステージングメモリへのた第２の論理組合せデータは、第２の論理組 合せデータが複数の分割された部分に分割される第２のデータチャネルに対し制 御回路を起動することにより、各分割された部分に対し、第２の記憶回路からス テージング要素識別子をアクセスし、そして第２の素子インタフェース手段から 第２のデータチャネルを経て相対するステージング要素へ分割された部分を応答 的に転送し、第２の論理組合せデータからなる分割された部分が、それぞれ転送 された分割された部分に対しプロセッサの割込みの要求なしに第２のデータチャ ネル上の単一のデータ転送としての論理命令で転送されるステップ、および（４ ）システムプロセッサメモリにおけるテーブルの第２部分において、第２のトラ ンザクション番号と結合し、第２の論理組合せデータの分割された部分を受信し たステージング要素を確認する項目のリスト、第２の論理組合せデータの記憶し た分割された部分の論理命令を表示するために配置される項目のリストを記憶す るステップ、 （ｇ）ステージングメモリから第１群の素子の１つへ第２の論理組合せデータを 次の各ステップにより転送するステップと、（１）第２のトランザクション番号 と結合して記憶された項目のリストの配置により表示される論理命令に従って、 システムプロセッサメモリにおけるテーブルの第２部分において、第３の記憶回 路に、第２の論理組合せデータの分割された部分が記憶されているステージング 要素と対応する一連のステージング要素識別子をプログラミングするステップ、 および（２）ステージングメモリから第１の素子インタフェース手段へ第２の論 理組合せデータからなるデータの分割された部分を、第１のデータチャネルに対 し制御回路を起動することにより、自動的に繰返されるシーケンスにおいて、第 ３の記憶回路からステージング要素識別子をアクセスし、そして相対するステー ジング要素かケ第１のデータチャネルを経て第１の素子インタフェース手段へ分 割された部分を応答的に転送するステップ、および第１および第２群の素子は、 各論理組合せデータが転送素子によって命名されたメモリまたはステージングメ モリにおける連続ステージング要素に記憶されることが要求されることなくステ ージングメモリを経て論理組合せデータの他の１つに通信可能に結合されること を特徴とする方法。

２、各ステージング要素は、固有の開始メモリアドレスおよび長さにより特徴付 けられる一群の連続する物理的メモリ位置から構成し、そしてステージング要素 識別子は少なくとも相対するステージング要素のステージングアドレスと長さと を含んでなる請求の範囲１記載の方法。

３、ステージングメモリから第２のデータチャネルへ論理組合せデータの転送を する前において、転送される論理組合せデータの分割された部分に含まれるデー の量が、多数の等しいサイズのユニットとして量を定めるブロック長さの値を発 生し、論理組合せデータに含まれるデータの全体量が、多数の等しいサイズのユ ニットとして量を定めるデータ転送長さの値を発生し、そして前記ブロック長さ の値のデータ転送長さの値は、データ転送の量に従って、ステージングメモリか ら第２のデータチャネルへ転送されるデータとして減少させることからなる請求 の範囲１記載の方法。

４、ブロック長さの値は、それぞれブロック長さの値がゼロに減少するように再 発生し、そしてデータ転送長さの値がゼロでない値を有してなる請求の範囲３記 載の方法。

５、データ転送長さの値がゼロに減少しそしてブロック長さの値がゼロでない値 となるならば、ブロック長さの値がゼロに減少するまで、東２のデータチャネル 上の埋込みシーケンスを転送するステップをさらに設けてなる請求の範囲４記載 の方法。

６、ステージングメモリから第２群の素子の１つへ第１の論理組合せデータを転 送するステップ（りにおいて、 第１の論理組合せデータの各分割された部分に対し、第１の論理組合せデータの 分割された部分がステージングメモリから転送された後に、第２のデータチャネ ル上に相対するデータの妥当性検査情報を発生し、そして相対するデータの妥当 性検査情報を転送するステップをさらに設けてなる請求の範囲１記載の方法。

７、第２群の素子の１つからステージングメモリへ第２の論理組合せデータを次 の各ステップにより転送するステップ（１）において、分割された部分がステー ジングメモリに転送された際に、第２の論理組合せデータの分割された部分を付 加するデータの妥当性検査情報を認識し、そして確認するステップをさらに設け てなる請求の範囲１記載の方法。

８、ステージングメモリから第２群の素子の１つへ第１の論理組合せデータを転 送するステップ（りにおいて、 ステージングメモリに記憶された第１の論理組合せデータの各分割された部分に 対し、分割された部分に対応する第２のデータチャネル見出し情報およびデータ の妥当性検査情報を発生し、そして転送するステップであって、ステージングメ モリから第２のデータチャネルへ第１の論理組合せデータの転送が、見出し、デ ータ領域およびデータの妥当性検査情報の繰返しシーケンスの転送からなるステ ップをさらに設けてなる請求の範囲１記載の方法。

９、データ処理システムにおいて、第１および第２の素子の間をいずれかの方向 にデータを転送する間にデータをステージングする装置であって、記憶データに 対し利用可能な複数のステージング要素と、複数のステージング要素にアクセス するための第１および東２ポート手段とを有するステージングメモリと、 第１の素子から第１の論理組合せデータからなる複数のデータパケットを受信す るための、そして分割された部分におけるステージングメモリの第１のポート手 段に対し第１の論理組合せデータを転送するための第１のポート手段と、および 第１素子と結合する第１のデータバス手段と、第１のポート手段に対し転送され た第１の論理組合せデータの分割された部分ヘステージングメモリにおける非連 続ステージング要素をアクセスするために第１のポート手段と結合する第１のプ ログラム可能なステージングメモリアドレッシング手段と、 第２の素子により転送された第２の論理組合せデータを受信するための、そして ステージングメモリの第２のポート手段に対し第２の論理組合せデータを転送す るための第２のポート手段と、および第２素子と結合する第２のデータバス手段 と、 単一の転送における分割された部分での第２の論理組合せデータを記憶するため にステージングメモリにおける非連続ステージング要素をアクセスするために第 ２のポート手段と結合する第２のプログラム可能なステージングメモリアドレッ シング手段と、 第１および第２論理組合せデータの分割された部分を記憶するために利用可能な ステージング要素と対応するステージング要素識別子を、第１および第２のプロ グラム可能なステージングメモリアドレッシング手段にプログラミングするため に、そして第１および第２の論理組合せデータの分割された部分を受信したステ ージング要素のステージング要素識別子、そして番茶１および第２の論理組合せ データに対するステージング要素識別子の論理命令を確認する情報を、プロセッ サメモリ手段におけるテーブルに記憶するために、ステージングメモリと、およ び第１および第２のプログラム可能なステージングメモリアドレッシング手段と 結合するプロセッサ手段と、ステージングメモリから第２の素子へ第１の論理組 合せデータを転送するために、プロセッサ手段は、プロセッサメモリ手段におい てテーブルからのステージング要素識別子を第２のプログラム可能なステージン グメモリアドレッシング手段にプログラムし、第２のプログラム可能なステージ ンダメそりアドレッング手段は、第１の論理組合せデータに記憶するステージン グ要素を論理命令において交互にアクセスし、そして第２のデータバス手段は、 第２の素子に対する単一転送で第１の論理組合せデータを転送し、およびステー ジングメモリから第１の素子へ墓２の論理組合せデータを転送するために、プロ セッサ手段は、プロセッサメモリ手段においてテーブルからのステージング要素 識別子を第１のプログラム可能なステージングメモリアドレッシング手段にプロ グラムし、第１のプログラム可能なステージングメモリアドレッシング手段は、 第２の論理組合せデータに記憶するステージング要素を論理命令において交互に アクセスし、そして第１のデータバス手段は、第２の素子に対するぶんりパケッ トで第２の論理組合せデータの分離された部分を転送することを特徴とする装置 。

国際調査報告　ＤｒＴ／Ｉ＋（０１／ｌ’Ｎ２（＋＋）ｒＴ／ＩＩｃ　ＣＤ／ｎ ＋２ζ１ 国際調査報告

Claims (23)

【特許請求の範囲】
1. １．データを記憶するために利用可能な複数のステージング要素をメモリにおい て定義するステップと、 複数の利用可能なステージング要素から一連のステージング要素を選択するステ ップと、 データチャネルから選択された一連のステージング要素にデータを転送するステ ップと、 データを受信した各ステージング要素と対応する識別情報識別子を一覧表にし、 この一覧表を記憶したデータの論理命令の表示として得るステップと、および 一覧表により表示される論理命令に従って、データチャネルに対しメモリの選択 された一連の要素からデータを転送するステップとから構成することを特徴とす るメモリにデータをステージングする方法。
2. ２．各ステージング要素は、固有の開始メモリアドレスおよび長さにより特徴付 けられる一群の連続する物理的メモリ位置から構成してなる請求の範囲１記載の 方法。
3. ３．メモリからデータチャネルヘデータの転送をする前において、転送される各 メモリ要素における多数のデータユニットと等しいブロック長さの値が発生し、 および一連のメモリ要素におけるデータユニットの合計数と等しいデータ転送長 さの値が発生し、そして前記ブロック長さの値とデータ転送長さの値は、各デー タユニットがデータチャネルに対し転送されるように減少させることからなる請 求の範囲１記載の方法。
4. ４．ブロック長さの値はそれぞれブロック長さの値がゼロに減少するように再発 生し、そしてデータ転送長さの値がゼロでない値を有してなる請求の範囲３記載 の方法。
5. ５．データ転送長さの値がゼロに減少しそしてブロック長さの値がゼロでない値 となるならば、ブロック長さの値がゼロに減少するまで、データチャネル上の埋 込みシーケンスを転送するステップをさらに設けてなる請求の範囲４記載の方法 。
6. ６．メモリ要素からデータが転送された後にデータチャネル上のデータの妥当性 検査情報を転送するステップをさらに設けてなる請求の範囲１記載の方法。
7. ７．メモリ要素に転送されるべきデータに付加するデータの妥当性検査情報の確 認をするためのステップをさらに設けてなる請求の範囲１記載の方法。
8. ８．メモリからデータチャネルヘのデータ転送は、見出しの繰返しシーケンスの 転送、データ領域およびデータの妥当性検査情報から構成してなる請求の範囲１ 記載の方法。
9. ９．ステージングメモリと、 ステージングメモリにおいて、データを記憶するために利用可能な複数のステー ジング要素を定義するための手段と、複数の利用可能なステージング要素から一 連のステージング要素を選択するための手段と、 データチャネルから選択された一連のステージング要素を転送するための手段と 、 データを受信した各ステージング要素と対応する識別情報識別子の一覧表を作成 する手段であって、一覧表は記憶されたデータの論理命令の表示を得るものと、 および 一覧表により表示された論理命令に従ってデータチャネルに対しメモリの選択さ れた一連の要素からデータを転送する手段とから構成することを特徴とするデー タをステージングする装置。
10. １０．ステージング要素は、選択されたメモリ要素において記憶されるべきデー タの種類を考慮しないで選択されてなる請求の範囲９記載の方法。
11. １１．各ステージング要素は、固有の開始メモリアドレスおよび長さにより特徴 付けられる一群の連続する物理的メモリ位置から構成してなる請求の範囲９記載 の装置。
12. １２．ステージングメモリからデータチャネルヘデータの転送をする前において 、転送される各メモリ要素における多数のデータユニットと等しいブロック長さ の値が発生し、および一連のメモリ要素におけるデータユニットの合計数と等し いデータ転送長さの値が発生し、そして前記ブロック長さの値とデータ転送長さ の値は、各データユニットがデータチャネルに対し転送されるように減少させる ことからなる請求の範囲９記載の装置。
13. １３．ブロック長さの値はそれぞれブロック長さの値がゼロに減少するように再 発生し、そしてデータ転送長さの値がゼロでない値を有してなる請求の範囲１２ 記載の装置。
14. １４．データ転送長さの値がゼロに減少しそしてブロック長さの値がゼロでない 値となるならば、ブロック長さの値がゼロに減少するまで、データチャネル上の 埋込みシーケンスを転送する手段をさらに設けてなる請求の範囲１２記載の装置 。
15. １５．ステージング要素からデータが転送された後にデータチャネル上のデータ の妥当性検査情報を転送する手段をさらに設けてなる請求の範囲９記載の装置。
16. １６．ステージング要素に転送されるべきデータに付加するデータの妥当性検査 情報の確認をするための手段をさらに設けてなる請求の範囲９記載の装置。
17. １７．メモリからデータチャネルヘのデータ転送は、見出しの繰返しシーケンス の転送、データ領域およびデータの妥当性検査情報から構成してなる請求の範囲 ９記載の装置。
18. １８．通信バスに対し大容量記憶システムを接続するための素子インタフェース と、 データを記憶するためのランダムに利用可能な複数の定義されたステージング要 素を有するステージングメモリと、複数の利用可能なステージング要素から一連 のステージング要素を選択するための手段と、 選択された一連のステージング要素にデータを記憶するための手段と、データを 受信した各ステージング要素と対応する識別子からなるデータテーブルを維持す るための手段であって、データテーブルが記憶されたデータの論理命令の表示を し得るようにしてなるものと、記憶されたデータの表示された論理命令に従って データを含む各ステージング要素に対しアドレス情報をシーケンス記憶回路に負 荷するための手段と、および データチャネルに対しその論理命令でデータを転送するための手段であって、デ ータが大容量記憶または通信バス素子インタフェースに転送するようにしたもの とから構成することを特徴とする通信バスと接続する大容量記憶システムにおけ る、大容量記憶素子インタフェースと通信バス素子インタフェースとの間でデー タの転送をする装置。
19. １９．一連のステージング要素を選択するための手段は、一連のステージング要 素において、各ステージング要素に対しアドレス情報でマイクロプロセッサの制 御下に負荷される記憶回路により構成してなる請求の範囲１８記載の装置。
20. ２０．選択された一連のステージング要素にデータを記憶するための手段は、素 子インタフェースがデータを受信した際に記憶回路からステージング要素アドレ ス情報をアクセスするための手段と、およびアクセスアドレス情報により決定さ れる開始メモリアドレスで始まるステージングメモリに対し、受信データを転送 するための手段とから構成してなる請求の範囲１８記載の装置。
21. ２１．シーケンス記憶回路は、ＦＩＦＯ回路からなる請求の範囲１８記載の装置 。
22. ２２．データチャネルに対しデータを転送するための手段は、状態機械語シーケ ンス回路からなる請求の範囲２１記載の装置。
23. ２３．状態機械語シーケンス回路は、ＦＩＦＯ回路からアドレス情報をアクセス することにより、およびステージングメモリからデータチャネルヘデータを転送 するためのアドレス情報を使用することによりデータを転送することからなる請 求の範囲２２記載の装置。