JPH09223089A - 複数バス・ターゲットへのパケット・データの分割を可能にする方法および装置 - Google Patents

複数バス・ターゲットへのパケット・データの分割を可能にする方法および装置

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JPH09223089A
JPH09223089A JP8197081A JP19708196A JPH09223089A JP H09223089 A JPH09223089 A JP H09223089A JP 8197081 A JP8197081 A JP 8197081A JP 19708196 A JP19708196 A JP 19708196A JP H09223089 A JPH09223089 A JP H09223089A
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Louise Y Yeung
ルイーズ・ワイ・ヤング
Rasoul M Oskouy
ラソウル・エム・オスコウイ
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Abstract

(57)【要約】 【課題】ホスト・メモリ内もしくは２次バス・ターゲッ
ト・デバイス内のいずれかに、すべてのネットワーク・
データをストアすることにより惹起される非効率性およ
びシステム・パフォーマンスの低下を解決する。 【解決手段】バス・インターフェース回路；バス・イン
ターフェース回路に結合されるバス・プロトコル回路；
バス・プロトコル回路に結合されるバースト・ディスパ
ッチャ回路；バースト・ディスパッチャに結合される読
み出し処理回路および書込み処理回路、に結合されるネ
ットワーク・インターフェース；および、バス・プロト
コル回路、バースト・ディスパッチャ回路、読み出し処
理回路および、書込み処理回路に結合される同期および
バッファ回路を備えるネットワーク・アダプタ。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、高速コンピュータ
・ネットワークを使用する分野に関する。本発明は、特
に、それぞれが個別のバス特性を有する、１ないし複数
のシステム・バス・ターゲット・デバイスのサポートに
よって、メモリ・バス・トラフィックの緩和を図るとと
もに、ネットワーク・データソースならびにそのデステ
ィネーションの柔軟性を与えることに関する。
【０００２】
【従来の技術】現在はネットワーク・アダプタの使用を
通じて、コンピュータ・ネットワーク内におけるコンピ
ュータ・システムと、別のコンピュータ・システムとの
接続ないしはそれらの間の通信を得ている。ネットワー
ク・アダプタは、一般的に２つのコネクションを有し、
一方はコンピュータ・ネットワークに対するものであ
り、他方はコンピュータ・システムのインプット／アウ
トプット（Ｉ／Ｏ）バスに対するものである。ネットワ
ーク・アダプタは、Ｉ／Ｏバスの使用を通じてコンピュ
ータ・システムのホスト・プロセッサと通信し、そのホ
スト・プロセッサもまたメモリ・バスの使用を通じてホ
スト・メモリに接続されている。さらにネットワーク・
アダプタは、Ｉ／Ｏバスを使用してコンピュータ・シス
テムの他の構成要素と通信するが、それには、ストレー
ジ・デバイス、インターフェース、フレーム・バッフ
ァ、コプロセッサ、ＥＰＲＯＭ（消去可能なプログラム
可能読取り専用記憶装置）およびネットワークの物理層
デバイスといったデバイスが含まれる。
【０００３】ネットワーク・アダプタの１つの機能は、
ホスト・メモリとネットワークの間のデータ伝送であ
る。ホスト・メモリ内の伝送用のデータはパケット化さ
れている。各パケットは、ヘッダ・セクションおよびデ
ータ・セクションからなる。ホスト・プロセッサがホス
ト・メモリからネットワーク上にデータの伝送を必要と
する際は、ネットワーク・アダプタがパケットを包含す
るホスト・メモリの一部を読み出し、伝送に適したフォ
ームでそのデータをネットワーク上に送出するための必
要な処理を実行する。
【０００４】ネットワーク・アダプタへの伝送前に、ホ
スト・メモリに送出データをストアすることは、事実
上、メモリ・バスを介して達成される伝送回数を倍加す
る。ホスト・プロセッサの処理リソースへの要求の増加
に加え、伝送の複合性もまたホスト・メモリならびにＩ
／Ｏバスの帯域幅の非効率的使用となる。これらの問題
は、コンピュータ・システムがホスト・メモリからネッ
トワーク・アダプタへのデータの一定したストリームの
提供を必要とする状況においてさらに悪化する。
【０００５】伝送予定のパケットをホスト・メモリ内に
包含させる代りに、Ｉ／Ｏバス上の２次デバイス内で完
全に包含させることができる。しかしながら、このアプ
ローチにも関連問題が存在する。たとえば、パケットの
ヘッダ部はコンピュータ・システムのホスト・プロセッ
サによって処理される。伝送予定のデータを完全に２次
Ｉ／Ｏデバイスのメモリ内に包含させるのであれば、ネ
ットワーク・アダプタないしは２次Ｉ／Ｏデバイスにプ
ロセス回路を組込み、伝送予定のパケットのヘッダ部も
しくは他の特殊なコントロール部を処理しなければなら
ない。
【０００６】ネットワーク・データのストアならびに伝
送の取り扱いに対する現行アプローチに関する問題の例
は、コンピュータ・システムのＩ／ＯバスがＩＥＥＥ
（米国電気電子学会）１４９６−１９９３のＳバス仕様
に適合するバスである場合、およびネットワークが非同
期式伝送モード（ＡＴＭ）のネットワークである場合に
見ることができる。ＡＴＭは、高速のコネクション指向
切り換えであり、かつタイプの異なるデータ・トラフィ
ックを同時に送信するためのセルを使用する多重化技術
である。これらのタイプの異なるデータ・トラフィック
には、伝統的なコンピュータ・データに加えてボイスな
らびにビデオ・データが含まれる。たとえば、オーディ
オならびにビデオのデジタル化機能を備えるコンピュー
タ・システムを使用するビデオ会議セッションにおいて
は、ホスト・コンピュータが他のデータとともにボイス
ならびにビデオをＡＴＭネットワークを介して伝送す
る。ＡＴＭは、この情報ストリームが共通クロックなし
に独立的に送信されるという点で非同期である。
【０００７】
【発明が解決しようとする課題】コンピュータ・システ
ムが、オーディオ／ビデオ・サーバ、イメージ・ストレ
ージおよびデータのルーティングといった多機能リソー
ス・コントローラとして動作するマルチメディア応用に
おいては、クライアント・コンピュータ・システムから
要求のあったオーディオならびにビデオを構成するデー
タ・ストリームが大量のデータで構成される。要求され
るデータのストアに充分な大容量のホスト・メモリを備
えたコンピュータ・システムの構築が不経済であること
から、このマルチメディア・データは、１ないし複数の
Ｓバス・ストレージ・デバイスに収められ、ホスト・メ
モリに収まる充分に小さい部分ごとにホスト・メモリに
ロードしなければならない。続いてホスト・コンピュー
タによりマルチメディア・データの各部分がＳバスを介
してネットワーク・アダプタに送られ、セグメント化お
よびＡＴＭネットワークを介して伝送するセルへのパケ
ット化が行われ、この後、ホスト・メモリ内に次の部分
がロードされる。要求されるマルチメディア・データの
量が大きくなるに従って、ホスト・プロセッサは、その
要求を満足するために処理リソースの割当てをより増や
さなければならない。また、ホスト・メモリにロードす
るデータが複数のストレージ・デバイスを介して分配さ
れる場合、ホスト・プロセッサは異なるソースからのデ
ータのロードにも時間を消費しなければならない。
【０００８】さらに、マルチメディア応用においては、
メモリ・バスの帯域幅とリソースの大半が、集中ネット
ワーク・データ伝送要求によって占有され、他の処理ニ
ーズのために使用できなくなる。これは、ホスト・メモ
リ内に包含される大量のネットワーク・データが、ネッ
トワーク・アダプタへの伝送を必要とすることによる。
これを逆から見れば、メモリ・バスが他のメモリ要求を
満たすために使用されており、ネットワーク・データの
伝送が不可能な場合は、ホスト・メモリ内に収められて
いるデータを一定してネットワーク・アダプタに伝送す
ることが困難ということになる。
【０００９】いくつかのＳバス・ストレージ・デバイス
にデータが分割される場合、Ｓバス・ストレージ・デバ
イスからネットワーク・アダプタに各部分をダイレクト
に伝送することができる。しかしながら、前述したよう
に、Ｓバス・ストレージ・デバイスもしくはネットワー
ク・アダプタのいずれかに、パケットのヘッダ部もしく
は他の特殊なコントロール部の処理に必要となるプロセ
ス回路を備えるため、余計な費用を招く。さらにネット
ワーク・アダプタは、パケットの制御部分を処理するた
めにそのリソースを割当てなければならず、パフォーマ
ンスの低下を招く。
【００１０】
【課題を解決するための手段】ホスト・メモリ内もしく
は２次バス・ターゲット・デバイス内のいずれかに、す
べてのネットワーク・データをストアすることにより惹
起される非効率性およびシステム・パフォーマンスの低
下を解決するため、本発明は、パケットからなるデータ
を、ホスト・メモリも含めた多数のストレージ・デバイ
スに拡散することを可能にする方法ならびに装置を提供
する。本発明は、（１）複数のソースからコンピュータ
・ネットワークを介して伝送されるパケットのヘッダ部
ならびにデータ部からなるデータの取込みおよびアセン
ブル；および（２）ホスト・メモリも含めた複数のロー
カル・バス・デバイスを介してコンピュータ・ネットワ
ークから受取ったデータの分配ならびに分割を行うこと
ができる。本発明は、分配するデータが異なるバス特性
を有する場合であっても、無駄なバス・サイクルを伴う
ことなく前記の機能を達成することができる。
【００１１】本発明は、ホスト・メモリならびに１ない
し複数の別体のバス・ターゲット・デバイスへのパケッ
ト・データの拡散を可能にするために、システム・メモ
リ・バスへのロードを限定し、メモリ・バスの帯域幅の
より効率的な使用を可能にした。たとえば、ホスト・メ
モリからの伝送を要するネットワーク・データの量が低
減されれば、他の処理ニーズのためにメモリ・バスが開
放される。また、ネットワーク・データの伝送にメモリ
・バスのリソースのほとんどを割当てる必要がなくなる
ことから、コンピュータ・ネットワークに対する一定し
たデータ・ストリームを容易に提供することが可能にな
る。
【００１２】本発明は、Ｉ／Ｏバス・インターフェー
ス、バースト・ディスパッチャ、同期およびバッファ・
ロジック、およびネットワーク・メディア・インターフ
ェースを備えるネットワーク・アダプタを使用して上記
の機能を達成する。Ｉ／Ｏバス・インターフェースは、
Ｉ／Ｏバスとのデータの送受を行い、またバス・トラン
ザクションを開始することができる。バースト・ディス
パッチャは、各バス・サイクル用のコントロール・ワー
ドを生成し、それがＩ／Ｏバス・インターフェースによ
って実行される次のバス・トランザクションの特性をコ
ントロールする。このコントロール・ワードは、データ
の交換が行われるデバイスの特性に基づいている。ネッ
トワーク・メディア・インターフェースは、ネットワー
ク・メディアを介する送信のためにデータを整える。同
期およびバッファ・ロジックは、（１）ネットワーク・
メディア・インターフェースへの送信前にＩ／Ｏバス・
インターフェースから受信したデータ、および（２）Ｉ
／Ｏバス・インターフェースへの送信前にネットワーク
・メディア・インターフェースから受信したデータをス
トアする。この同期およびバッファ・ロジックは、各イ
ンターフェースがデータ受信の可能な状態になるまでデ
ータをバッファする。
【００１３】オペレーションにおいては、ホスト・プロ
セッサがシステムの初期化時にネットワーク・アダプタ
内の一連のＩ／Ｏコンフィグレーション・レジスタを初
期化し、Ｉ／Ｏバスに接続されている各デバイスのＩ／
Ｏ伝送特性を持たせる。データがコンピュータ・ネット
ワークに送信される正常送信オペレーションの間は、ホ
スト・プロセッサが、コンピュータから送信される各パ
ケットの各部について１つの記述エントリを生成する。
この後ホスト・プロセッサは、当該記述エントリをネッ
トワーク・アダプタに渡し、ネットワーク・アダプタ
は、Ｉ／Ｏバス・インターフェースおよびバースト・デ
ィスパッチャを使用して当該記述エントリにより記述さ
れたバス・ターゲット・デバイスからデータを読み出
す。Ｉ／Ｏバス・インターフェースによって読み出され
たデータは、この後、同期およびバッファ・ロジックに
渡され、これが当該データをネットワーク・メディア・
インターフェースに送る。本発明の他の目的、特徴なら
びに利点は、以下の図面を参照した詳細説明より明らか
になろう。
【００１４】
【発明の実施の形態】本発明は、コンピュータ・システ
ムにおいて、システムのパフォーマンスの低下ないしは
異なるインプット／アウトプット（Ｉ／Ｏ）バス特性を
有するデバイスの選択の制限をもたらすことなく、コン
ピュータ・システムのメモリ・バス上に生成されたトラ
フィックの緩和はもとより、ストア済みのネットワーク
・パケット・データのソースならびにデスティネーショ
ンの選択を可能にする方法ならびに装置を提供する。説
明の都合上、本発明の完全な理解を助けるために具体的
な実施形態を示す。しかしながら、当業者であれば、こ
こでの開示から、本発明がこれらの詳細がなくとも実現
できることが理解されよう。また、本発明は（１）ＩＥ
ＥＥ（米国電気電子学会）１４９６−１９９３のＳバス
仕様適合のＩ／Ｏバス、および（２）非同期式伝送モー
ド（ＡＴＭ）のネットワーク技術を使用するネットワー
クの使用を通じて説明されているが、すべてではないに
しても本発明の実現形状のほとんどは、異なるデータ・
バーストならびに幅特性を伴うＩ／Ｏバスをサポートす
るＩ／Ｏバスおよび、マルチメディアのような高速混合
トラフィックをサポートするネットワークに適用でき
る。なお、本発明が不明瞭になることを避けるため、公
知のエレメント、デバイス、プロセス・ステップ等の詳
細は示していない。
【００１５】図１に、本発明のネットワーク・アダプタ
を組み込んだコンピュータ・システムの例を示す。コン
ピュータ・システム１は、メモリ・インターコネクト７
を介してホスト・メモリ５に接続されるホスト・プロセ
ッサ３を備える。ホスト・プロセッサ３は、ＩＥＥＥ１
４９６−１９９３のＳバス仕様適合であり、Ｓバス・コ
ントローラ（図示せず）を備えるＩ／ＯバスとしてＳバ
ス１３を使用することにより、Ｉ／Ｏブリッジ８を介し
て第１のバス・ターゲット９ならびに第２のバス・ター
ゲット１１にも接続される。Ｓバス１３には、コンピュ
ータ・システム１をＡＴＭネットワーク・メディア１７
に接続するために使用されるネットワーク・アダプタ１
５も接続される。ホスト・メモリ５には、Ｉ／Ｏブリッ
ジ８ならびにメモリ・インターコネクト７を介してＳバ
ス１３上のすべてのデバイスがアクセスできる。
【００１６】バス・ターゲット９ならびにバス・ターゲ
ット１１のいずれも標準Ｓバス・デバイスやＳバス・カ
ードの広いカテゴリを代表するように意図されている。
たとえば、バス・ターゲット９をディスク・コントロー
ラ・カードとしてＳＣＳＩ（スモール・コンピュータ・
システム・インターフェース）デバイス標準仕様のデバ
イスをサポートし、バス・ターゲット１１をフレーム・
バッファ・カードとすることができる。ここでは、バス
・ターゲット９ならびにバス・ターゲット１１が、アド
レス指定可能であり、かつ読み書き可能なデータ・スト
レージ空間を有していることが前提となっている。
【００１７】ホスト・メモリ５は、キャッシュまたはメ
イン・メモリといった標準コンピュータ・メモリとして
見られるメモリの広いカテゴリを代表するように意図さ
れている。ホスト・メモリ５は、ホスト・プロセッサ３
のオペレーションで使用される実行可能コードならびに
その他のデータをストアしている。さらに、後述するよ
うに、ホスト・メモリ５は、ＡＴＭネットワーク・メデ
ィア１７とのデータの送受を行うためにネットワーク・
アダプタ１５が使用するデータならびにデータ構造を擁
している。アクセスは、正規メモリ・フォーマット・イ
ンストラクションを介して行われる。
【００１８】図２に、送信予定のパケットの記述に使用
される送信（ＴＸ）データ記述エントリを含むホスト・
メモリ５の部分１９が示されている。ホスト・メモリ５
には、ネットワーク・アダプタ１５に送信するパケット
・データのためのストレージ・バッファとして動作する
ＴＸデータ・バッファ部３１も備わっている。
【００１９】パケットは、通常、ヘッダ部およびデータ
部よりなる。パケットの送信にエラーが発生した場合、
あるいはコントロール目的での要求があった場合のよう
な特定のケースにおいては、パケットに含まれる内容が
ヘッダ部だけとなることがある。パケットのヘッダ部な
らびにデータ部からなるデータを１つのストレージ・バ
ッファにストアすることも可能であり、また分割して複
数のストレージ・バッファにストアすることも可能であ
る。ストレージ・バッファは任意のサイズとすることが
できる。各パケットのヘッダ部が完全に第１のストレー
ジ・バッファ内に収まることが好ましいため、一般に第
１のストレージ・バッファは、少なくともパケットのヘ
ッダ部からなるデータを収めるのに充分な大きさとす
る。しかし、同一パケット用のデータを収めるすべての
ストレージ・バッファが１つのＳバス・デバイス内のメ
モリに位置しなければならないという要請はない。換言
すれば、パケットに関連するデータは、複数のＳバス・
デバイスのメモリ内に備わる１セットのストレージ・バ
ッファに収めることができるということになる。
【００２０】たとえば、パケットを構成するデータが４
つのストレージ・バッファに分割されている場合、つま
り、第１のストレージ・バッファがパケットのヘッダ部
を含み、第２、第３、および第４のストレージ・バッフ
ァがパケットの残りのデータを包含する場合、第１のス
トレージ・バッファを、ヘッダの処理が意図されている
第１のＳバス・デバイスのメモリ、たとえばホスト・メ
モリ５内に設定し、第２のストレージ・バッファを第２
のＳバス・デバイス内のメモリに設定し、第３および第
４のストレージ・バッファを第３のＳバス・デバイス内
のメモリに設定することができる。
【００２１】各ストレージ・バッファは、データ記述エ
ントリにより記述され、当該ストレージ・バッファの特
性を記述する一連のフィールドから構成される。たとえ
ば、送信予定のパケットの一部ないし全部を包含するス
トレージ・バッファ３３用のＴＸデータ記述エントリ２
１は、次のフィールドを備える。 ｒｄ＿ｔａｒｇｅｔフィールド２３ ｒｄ＿ｂｕｆｆｅｒ＿ｃｈａｉｎフィールド２５ ｒｄ＿ｂｕｆｆｅｒ＿ｐｏｉｎｔｅｒフィールド２７ ｒｄ＿ｂｕｆｆｅｒ＿ｌｅｎｇｔｈフィールド２９
【００２２】ｒｄ＿ｔａｒｇｅｔフィールド２３は、ど
のターゲット・デバイスがストレージ・バッファ３３を
含むかを指定する情報を有する。この実施形態において
は、ｒｄ＿ｔａｒｇｅｔフィールド２３は３つの有効な
値を有する２ビットのフィールドであり、ｒｄ＿ｔａｒ
ｇｅｔ［１：０］＝［００］であれば、ホスト・メモリ
５がストレージ・バッファを包含するターゲットとな
り、ｒｄ＿ｔａｒｇｅｔ［１：０］＝［０１］であれ
ば、バス・ターゲット９がストレージ・バッファを包含
するターゲットとなり、ｒｄ＿ｔａｒｇｅｔ［１：０］
＝［１０］であれば、バス・ターゲット１１がストレー
ジ・バッファを包含するターゲットとなる。図２におい
て、ストレージ・バッファ３３がホスト・メモリ５内に
ストアされるとき、ｒｄ＿ｔａｒｇｅｔ２３の値が［０
０］となる。これに代えて、ｒｄ＿ｔａｒｇｅｔのビッ
ト数を増せば、任意数のＳバス・デバイスへの参照をサ
ポートすることもできる。
【００２３】ｒｄ＿ｂｕｆｆｅｒ＿ｃｈａｉｎフィール
ド２５は、４つの有効値を伴う２ビットのフィールドで
あり、バッファがストレージ・バッファのチェーンの一
部であるか否かを示す。ｒｄ＿ｂｕｆｆｅｒ＿ｃｈａｉ
ｎフィールドに使用可能な値は、以下の表１に示すとお
りである。
【００２４】 ＊チェーン内にはストレージ・バッファが１つだけ存在する。つまり、スト レージ・バッファは、パケットを構成するデータを完全に包含する。
【００２５】たとえば、ストレージ・バッファ３３がパ
ケットの全データを包含するのであれば、ｒｄ＿ｂｕｆ
ｆｅｒ＿ｃｈａｉｎ２５の２ビットの値として［１１］
が与えられる。ストレージ・バッファ３３がストレージ
・バッファのチェーン内の最初のストレージ・バッファ
である場合は、ｒｄ＿ｂｕｆｆｅｒ＿ｃｈａｉｎ２５の
２ビットの値として［１０］が与えられる。同様に、ス
トレージ・バッファ３３がストレージ・バッファのチェ
ーン内の最後のストレージ・バッファである場合は、ｒ
ｄ＿ｂｕｆｆｅｒ＿ｃｈａｉｎ２５の２ビットの値とし
て［０１］が与えられる。これ以外、すなわち、ストレ
ージ・バッファ３３がストレージ・バッファのチェーン
内の最初のストレージ・バッファでも最後のストレージ
・バッファでもない場合は、ｒｄ＿ｂｕｆｆｅｒ＿ｃｈ
ａｉｎ２５の２ビットの値として［００］が与えられ
る。
【００２６】ｒｄ＿ｂｕｆｆｅｒ＿ｐｏｉｎｔｅｒフィ
ールド２７は、パケットを構成するデータの一部ないし
全部を包含するストレージ・バッファ３３がストアされ
ているＳバス・デバイスのメモリ内の３２ビットのアド
レスを包含する。上述したように、すべてのストレージ
・バッファのサイズは６４キロバイト以下とする。した
がって、ストレージ・バッファ３３のサイズを表すｒｄ
＿ｂｕｆｆｅｒ＿ｌｅｎｇｔｈフィールド２９は、１６
ビットの値となる。これに代えて、ストレージ・バッフ
ァを６４キロバイトより大きくするのであれば、その場
合のｒｄ＿ｂｕｆｆｅｒ＿ｌｅｎｇｔｈフィールドは、
フルサイズのストレージ・バッファをアドレスできる充
分なビット数としなければならない。
【００２７】以上をまとめれば、パケットはＴＸデータ
記述エントリのセットによって記述され、そのセット内
のＴＸデータ記述エントリは、パケットのデータの一部
をストアするストレージ・バッファをポイントするとい
うことになる。各パケットを構成するデータを１ないし
複数のストレージ・バッファ内に包含できることから、
ホスト・プロセッサ３は、ホスト・プロセッサ３がネッ
トワーク・アダプタ１５に送信を求める各パケット用の
１ないし複数のＴＸデータ記述エントリを生成しなけれ
ばならない。
【００２８】図３は、本発明の１実施形態であり、ここ
においてネットワーク・アダプタ１５により送信される
パケットを構成するデータは、ホスト・メモリ５ならび
に第１のバス・ターゲット９のターゲット・メモリ１３
７内に包含されるストレージ・バッファ内にストアされ
る。ＴＸデータ記述エントリ部１９は、ホスト・プロセ
ッサ３により生成されたＴＸデータ記述エントリ１０
１、１１１および１２１を包含する。ＴＸデータ記述エ
ントリ１０１、１１１および１２１は、それぞれストレ
ージ・バッファ１３１、１３３および１３５の特性を保
持する。ストレージ・バッファ１３１は、ホスト・メモ
リ５のＴＸデータ・バッファ部３１内に包含され、スト
レージ・バッファ１３３および１３５は、バス・ターゲ
ット９のバス・ターゲット・メモリ１３７内に包含され
る。
【００２９】ストレージ・バッファ１３１、１３３およ
び１３５内にストアされるデータは、送信予定のパケッ
トを構成する。上述したように、３つのストレージ・バ
ッファよりなるチェーン内の最初のストレージ・バッフ
ァであるストレージ・バッファ１３１は、パケットのヘ
ッダ部を構成するデータを保持できる充分なサイズを有
する。ストレージ・バッファ１３３および１３５は、パ
ケットの残りのデータ部を包含し、それぞれ３つのスト
レージ・バッファよりなるチェーンの２番目と３番目の
ストレージ・バッファとなる。
【００３０】定義したとおり、ホスト・メモリ５内に包
含されるストレージ・バッファ用のｒｄ＿ｔａｒｇｅｔ
値は値［００］を有する。つまり、ストレージ・バッフ
ァ１３１がストアされているＳバス・ターゲットを識別
する２ビットのｒｄ＿ｔａｒｇｅｔフィールド２３を表
すＴＸデータ記述エントリ１０１のブロック１０３が、
値［００］を保持する。同様に、ストレージ・バッファ
１３３および１３５が、ｒｄ＿ｔａｒｇｅｔ値［０１］
を有するバス・ターゲット９のバス・ターゲット・メモ
リ１３７内に包含されることから、ブロック１１３およ
び１２３は、ともに値［０１］を保持する。
【００３１】表１によれば、ストレージ・バッファ１３
１が、ストレージ・バッファ１３１、１３３、１３５よ
りなるチェーン内の最初のストレージ・バッファとなる
ことから、２ビットのｒｄ＿ｂｕｆｆｅｒ＿ｃｈａｉｎ
フィールドを表すブロック１０５は値［１０］を保持す
る。同様に、ストレージ・バッファ１３３がそのチェー
ンの２番目のストレージ・バッファとなることから、ブ
ロック１１５が保持する値は［００］となる。また、ス
トレージ・バッファ１３５が、送信予定のストレージ・
バッファのチェーン内の最後のストレージ・バッファと
なることから、ストレージ・バッファ１３５用のｒｄ＿
ｂｕｆｆｅｒ＿ｃｈａｉｎ値を保持するブロック１２５
は、値［０１］を保持することになる。
【００３２】ブロック１０７、１１７および１２７は、
それぞれホスト・メモリ５内のストレージ・バッファ１
３１、１３３および１３５の３２ビットのアドレスを保
持する。ストレージ・バッファ１３１、１３３および１
３５のの長さは１６ビットの２進数で表され、それぞれ
ブロック１０９、１１９および１２９に保持される。つ
まり、たとえばストレージ・バッファ１３１がＡｄｄｒ
ｅｓｓ１［３１：０］により定義されたホスト・メモリ
５のアドレスの範囲に包含され、当該範囲はＡｄｄｒｅ
ｓｓ１［３１：０］とＬｅｎｇｔｈ１［１５：０］の２
進和となる。同様に、ストレージ・バッファ１３３は、
Ａｄｄｒｅｓｓ２［３１：０］により定義されたホスト
・メモリ５の、Ａｄｄｒｅｓｓ２［３１：０］とＬｅｎ
ｇｔｈ２［１５：０］の２進和となるアドレスの範囲に
包含される。
【００３３】図４は、本発明のネットワーク・アダプタ
１５の実施形態を示すブロック図である。ネットワーク
・アダプタ１５は、ネットワーク・アダプタ１５をＳバ
ス１３に物理的に接続するＳバス・インターフェース３
０１を備える。Ｓバス・インターフェース３０１は、ス
トレージ・ロケーション３１０５およびバス・ターゲッ
ト特性レジスタ３０７を備えるＳバス・プロトコル・エ
ンジン３０３と内部的に接続されている。Ｓバス・プロ
トコル・エンジン３０３は、Ｓバス・マスタとしてＳバ
スの要求ならびに応答の双方へ正しくアサートする責任
がある。また、Ｓバス・プロトコル・エンジン３０３
は、プログラミング・オンおよびオフ・チップ・レジス
タならびにメモリに対するＳバス・スレーブとしてＳバ
スの要求への応答も担う。
【００３４】ストレージ・ロケーション３０５は、順番
に送信されるバッファのチェーン内の最後のバッファの
アドレスに対応する値を保持するストレージ・エレメン
トである。ストレージ・ロケーション３０５は、ホスト
・プロセッサ３によって更新される。後述するように、
ストレージ・ロケーション３０５およびバス・ターゲッ
ト特性レジスタ３０７は、ホスト・プロセッサ３によっ
てプログラムされる。バス・ターゲット特性レジスタ３
０７は、ホスト・メモリ５も含めて、スレーブとして機
能する各Ｓバス・デバイスのＳバス特性を保持する。こ
れらのＳバス特性には、Ｓバス・システムによってサポ
ートされている最大バースト・サイズおよびデータ幅が
含まれ、最大バースト・サイズについては、Ｓバス・サ
イクル当り１６、３２または６４バイトのバースト、デ
ータ幅については、３２または６４ビットとすることが
できる。バス・ターゲット特性レジスタ３０７は、初期
化の間にホスト・プロセッサ３からその値を受取る。
【００３５】ネットワーク・アダプタ１５は、ネットワ
ーク・アダプタ１５をＡＴＭネットワーク・メディア１
７に物理的に接続するためのＡＴＭネットワーク・メデ
ィア・インターフェース３１７も備える。ネットワーク
・メディア・インターフェース３１７は、それぞれパケ
ット・データからＡＴＭセルへのセグメント化、および
ＡＴＭセルからパケット・データへのリアッセンブリを
行うＡＴＭ適応レイヤ機能を実行する、ＡＴＭセグメン
テーションおよびＴＸロジック３１３および、ＡＴＭリ
アッセンブリおよびＲＸロジック３１５に接続される。
【００３６】詳細を後述するように、ｂｕｓ＿ｃｙｃｌ
ｅ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１ベクトルを介し
て、Ｓバス・プロトコル・エンジン３０３により実行さ
れる各Ｓバス・サイクルのプロトコル依存特性を決定す
るコントロール・ワードを出力するために、バースト・
ディスパッチャ３１１が使用される。ｂｕｓ＿ｃｙｃｌ
ｅ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１ベクトルは、バー
スト・ディスパッチャ３１１が（１）Ｓバス・プロトコ
ル・エンジン３０３から受取るＳＢｕｓ＿ｓｔａｔｅ＿
ｉｎｆｏ３３３、（２）それぞれＳバス・プロトコル・
エンジン３０３のｂｕｓ＿ｄａｔａ＿ｗｉｄｔｈ３２７
およびｂｕｓ＿ｍａｘ＿ｂｕｒｓｔ＿ｓｉｚｅ３２９を
介して受取る、あらかじめプログラムしたデータ幅なら
びにＳバス・ターゲット・デバイスによりサポートされ
る最大バースト・サイズ、（３）ｒｄ＿ａｃｋ／ｗｒ＿
ａｃｋ信号３５３および、（４）（ａ）Ｓバス・ターゲ
ット・デバイスからのパケット・データの送信を行うた
めにＳバス・サイクルが開始された場合には、ｒｄ＿ｓ
ｉｚｅ３３７、ｒｄ＿ｔａｒｇｅｔ３３９、ｒｄ＿ｒｅ
ｑ３４１およびｒｄ＿ａｄｄｒ３４３よりなる信号セッ
トまたは、（ｂ）ＡＴＭリアッセンブリおよびＲＸロジ
ックから受取ったパケット・データをＳバス・ターゲッ
ト・デバイスに送信するためにＳバス・サイクルが開始
された場合には、ｗｒ＿ｓｉｚｅ３４５、ｗｒ＿ｔａｒ
ｇｅｔ３４７、ｗｒ＿ｒｅｑ３４９およびｗｒ＿ａｄｄ
ｒ３５１よりなる信号セットを受信した後に、バースト
・ディスパッチャ３１１によって生成される。１実施態
様においては、ｂｕｓ＿ｃｙｃｌｅ＿ｃｏｎｔｒｏｌ＿
ｗｏｒｄ３３１が付録Ａに収められている表に従って算
出した値に等しくなる。
【００３７】さらに図４を参照すると、同期およびバッ
ファ・ロジック３０９がＳバス・データ／コントロール
３１９およびＳバス・クロック３２１の信号ラインを介
してＳバス・プロトコル・エンジン３０３に接続されて
いる。また同期およびバッファ・ロジック３０９は、Ａ
ＴＭデータ／コントロール３２３およびＴＸ／ＲＸクロ
ック３２５の信号ラインを介してＡＴＭデータ／コント
ロール３２３および、ＡＴＭリアッセンブリおよびＲＸ
ロジック３１５にも接続される。同期およびバッファ・
ロジック３０９は、（１）データがＡＴＭセグメンテー
ションおよびＴＸロジック３１３に取込まれる前にＳバ
ス・プロトコル・エンジン３０３から受信したデータ、
および（２）データがＳバス・プロトコル・エンジン３
０３に送信される前にＡＴＭリアッセンブリおよびＲＸ
ロジック３１５から受信したデータのバッファを行う。
さらに重要なことには、シーケンシャルのＴＸ読み出し
要求およびＲＸ書込み要求が、クロック・サイクル間の
損失なしにＳバス１３を介して確実に供給されるべく、
同期およびバッファ・ロジック３０９が、バースト・デ
ィスパッチャ３１１によって生成されたｂｕｓ＿ｃｙｃ
ｌｅ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１ベクトルの同期
を行う。同期およびバッファ・ロジック３０９は、ｒｄ
＿ａｃｋ／ｗｒ＿ａｃｋ信号３５３の使用を通じてｂｕ
ｓ＿ｃｙｃｌｅ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１ベク
トルの生成をコントロールする。
【００３８】図５は、本発明の１実施形態のバースト・
ディスパッチャ３１１を示すブロック図である。バース
ト・ディスパッチャ３１１は、読み取りサイズ／アドレ
ス組合わせ演算器３５５を備える。読み取りサイズ／ア
ドレス組合わせ演算器３５５は、ｒｄ＿ａｄｊ＿ｓｉｚ
ｅ３５９およびｒｄ＿ａｄｄｒ３４３を入力として受取
り、ｒｄ＿ｓｉｚｅ＿ｃａｓｅ３６１を出力する。ｒｄ
＿ａｄｊ＿ｓｉｚｅ３５９は、Ｓバス伝送のワード境界
調整要件を満たすために２値パディングが施されたｒｄ
＿ｓｉｚｅ３３７である。一実施形態において読み取り
サイズ／アドレス組合わせ演算器３５５により算出され
るｒｄ＿ｓｉｚｅ＿ｃａｓｅ３６１の値を付録Ａに示
す。たとえば、ｒｄ＿ａｄｊ＿ｓｉｚｅ３５９が８バイ
トより大きく、１６バイトより小さい場合は、ｒｄ＿ｓ
ｉｚｅ＿ｃａｓｅ３６１の値は［００１］に等しくな
る。
【００３９】またバースト・ディスパッチャ３１１は、
ｂｕｓ＿ｍａｘ＿ｂｕｒｓｔ＿ｓｉｚｅ３２９、ｒｄ＿
ｓｉｚｅ＿ｃａｓｅ３６１、ｒｄ＿ａｄｄｒ３４３およ
びｂｕｓ＿ｄａｔａ＿ｗｉｄｔｈ３２７を使用してｒｄ
＿ｂｕｓ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３６３を決定する
ための読み取りディスパッチャ・ルックアップ・テーブ
ル３５７も備えている。１実施形態においては、読み取
りディスパッチャ・ルックアップ・テーブル３５７が、
付録Ａに収めたルックアップ・テーブルを実現してい
る。
【００４０】ＤＭＡ書込みオペレーションのため、バー
スト・ディスパッチャ３１１は書込みサイズ／アドレス
組合わせ演算器３６５を備える。書込みサイズ／アドレ
ス組合わせ演算器３６５は、ｗｒ＿ａｄｊ＿ｓｉｚｅ３
６９およびｗｒ＿ａｄｄｒ３５１を入力として受取り、
ｗｒ＿ｓｉｚｅ＿ｃａｓｅ３７１を出力する。ｗｒ＿ａ
ｄｊ＿ｓｉｚｅ３６９は、Ｓバス伝送のワード境界調整
要件を満たすために２値パディングが施されたｗｒ＿ｓ
ｉｚｅ３４５である。一実施形態において書込みサイズ
／アドレス組合わせ演算器３６５により算出されるｗｒ
＿ｓｉｚｅ＿ｃａｓｅ３７１の値を付録Ａに示す。たと
えば、ｗｒ＿ａｄｊ＿ｓｉｚｅ３６９が８バイトより大
きく、１６バイトより小さい場合は、ｗｒ＿ｓｉｚｅ＿
ｃａｓｅ３７１の値は［０１０］に等しくなる。
【００４１】さらにバースト・ディスパッチャ３１１に
は、ｂｕｓ＿ｍａｘ＿ｂｕｒｓｔ＿ｓｉｚｅ３２９、ｗ
ｒ＿ｓｉｚｅ＿ｃａｓｅ３７１、ｗｒ＿ａｄｄｒ３５１
およびｂｕｓ＿ｄａｔａ＿ｗｉｄｔｈ３２７を使用して
ｗｒ＿ｂｕｓ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３７３を決定
するための書込みディスパッチャ・ルックアップ・テー
ブル３６７も備わる。１実施形態においては、書込みデ
ィスパッチャ・ルックアップ・テーブル３６７が、付録
Ａに収めたルックアップ・テーブルを実現している。
【００４２】到来するＳバス読み取りまたは書込みＤＭ
Ａサイクルをスケジュールするか否かを決定するため
に、バースト・ディスパッチャ３１１は、アービトレー
ション・ロジック３７５を備える。アービトレーション
・ロジック３７５は、ＳＢｕｓ＿ｓｔａｔｅ＿ｉｎｆｏ
３３３、ｒｄ＿ｒｅｑ３４１、ｗｒ＿ｒｅｑ３４９およ
びｒｄ＿ａｃｋ／ｗｒ＿ａｃｋ３５３を入力として受取
り、マルチプレクサ（ＭＵＸ）３７９にｓｅｌ３７７を
出力する。読み取りトランザクションのためのＳＢｕｓ
＿ｓｔａｔｅ＿ｉｎｆｏ３３３の値は、バス要求とバス
不許可の論理「ａｎｄ」となる。このＳＢｕｓ＿ｓｔａ
ｔｅ＿ｉｎｆｏ３３３の値は、次に示す式により決定さ
れる。 （ｉ） 新サイクル＝バス許可要求「ａｎｄ」バス
不許可 （ｉｉ） 新サイクルのイネーブル＝新サイクルの最
初のパルス （ｉｉｉ） ｗｒ＿ｂｕｓ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ
の更新＝（１）書込みサイクルの選択「ａｎｄ」（２）
新サイクルのイネーブルの、１サイクル前
【００４３】アービトレーション・ロジック３７５は、
付録Ｂに収めたアルゴリズムを実現している。
【００４４】ＭＵＸ３７９は、ｓｅｌが「書込み」もし
くは「読み取り」であるかによって、ｂｕｓ＿ｃｙｃｌ
ｅ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１上にｒｄ＿ｂｕｓ
＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３６３もしくはｗｒ＿ｂｕ
ｓ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３７３のいずれかの値を
出力する。この選択ベースのロジックにより、読み書き
トランザクションと書込みトランザクションがバックツ
ーバック（back to back）であっても、読み書きトラン
ザクションと読み込みトランザクションとの間の移行を
円滑にすることができる。また、アービトレーション・
ロジック３７５は、バックツーバックトランザクション
に対して異なるバス特性を伴うバス・ターゲットへ切換
えることを可能にする。
【００４５】図６は、本発明の実施形態を使用し、複数
Ｓバスデバイス上に収められているパケットを送信する
ための方法を示すフロー・チャートである。この図６の
説明においては、図１、２、および４を併せて参照され
たい。
【００４６】ブロック４０１および図１ならびに図２を
参照すると、ホスト・プロセッサ３は、好ましいオペレ
ーション・モードにおいて、送信予定のパケット用に、
ホスト・メモリ５内のＴＸデータ記述エントリ部１９
に、１ないし複数のＴＸデータ記述エントリを生成す
る。前述したように、送信予定の各ストレージ・バッフ
ァについて１つのＴＸデータ記述エントリが存在しなけ
ればならない。つまり、１パケット用のデータが複数の
ストレージ・バッファに分割できることから、各パケッ
トはそれに関連する１セットのＴＸデータ記述エントリ
を有することになる。図２に示したようにホスト・プロ
セッサ３は、ストレージ・バッファ３３用にＴＸデータ
記述エントリ部１９内にＴＸデータ記述エントリ２１を
生成する。
【００４７】ホスト・プロセッサが１つのバッファの送
信のみを必要としている場合には、ブロック４０３から
ブロック４０５に進む。それ以外の場合、つまりホスト
・プロセッサ３が１パケットに属する複数のバッファの
送信を必要としている場合は、各バッファについてブロ
ック４０１を繰返す。つまり、ホスト・プロセッサ３が
４つのバッファの送信を必要としているのであれば、ブ
ロック４０１内のステップが、送信予定の各バッファに
つき１回ずつ、合計４回繰返されて、ホスト・メモリ５
内のＴＸデータ記述エントリ部１９内に、ホスト・プロ
セッサ３による少なくとも４つのＴＸデータ記述エント
リがキュー設定される。
【００４８】ブロック４０５および再度図４を参照する
と、ホスト・プロセッサ３は、必要な数のＴＸデータ記
述エントリをホスト・メモリ５内にキュー設定した後、
最後のエントリのアドレスを、Ｓバス・インターフェー
ス３０１のスレーブ部を介して、Ｓバス・プロトコル・
エンジン３０３内に備わるストレージ・ロケーション１
０５内に書込む。つまり、パケットを構成するデータが
複数のストレージ・バッファに収められる場合、ホスト
・プロセッサ３は、ホスト・メモリ５内のＴＸデータ記
述エントリ部１９にキュー設定した新しい１セットのＴ
Ｘデータ記述エントリの最後のエントリのアドレスに対
応する数をストレージ・ロケーション３０５に書込む。
【００４９】ブロック４０７においては、送信するパケ
ットが１つだけであり、当該パケットがストレージ・バ
ッファ３３内に完全に収められている場合、ホスト・プ
ロセッサ３がストレージ・ロケーション３０５に値を書
込んだ後、ＡＴＭセグメンテーションおよびＴＸロジッ
ク３１３が、Ｓバス・プロトコル・エンジン３０３の使
用を介してＴＸデータ記述エントリ２１内に収められて
いる情報を要求する。Ｓバス・プロトコル・エンジン３
０３は、ＡＴＭセグメンテーションおよびＴＸロジック
３１３に代わって、ホスト・メモリ５内のＴＸデータ記
述エントリ２１のダイレクト・メモリ・アクセス（ＤＭ
Ａ）読み取りを実行し、ＡＴＭセグメンテーションおよ
びＴＸロジック３１３に、同期およびバッファ・ロジッ
ク３０９を介してＴＸデータ記述エントリ２１に包含さ
れている記述フィールドｒｄ＿ｔａｒｇｅｔ２３、ｒｄ
＿ｂｕｆｆｅｒ＿ｃｈａｉｎ２５、ｒｄ＿ｂｕｆｆｅｒ
＿ｐｏｉｎｔｅｒ２７、およびｒｄ＿ｂｕｆｆｅｒ＿ｌ
ｅｎｇｔｈ２９を返す。具体的には、図４を参照する
と、ＡＴＭセグメンテーションおよびＴＸロジック３１
３は、ｒｄ＿ｔａｒｇｅｔフィールド２３、ｒｄ＿ｂｕ
ｆｆｅｒ＿ｐｏｉｎｔｅｒフィールド２７、およびｒｄ
＿ｂｕｆｆｅｒ＿ｌｅｎｇｔｈフィールド２９に収めら
れている値をバッファ・ロジック３０９から受取る。
【００５０】ブロック４０９においては、ＡＴＭセグメ
ンテーションおよびＴＸロジック３１３は、ＴＸデータ
記述エントリ２１に収められていた記述エントリを受取
った後、パケットの内容を要求する。ＡＴＭセグメンテ
ーションおよびＴＸロジック３１３は、ＤＭＡにより１
〜６４バイトのうちのどこからでも要求することができ
る。各要求について、ＡＴＭセグメンテーションおよび
ＴＸロジック３１３は、バースト・ディスパッチャ３１
１に対し、ｒｄ＿ｒｅｑ３４１をアサートし、ｒｄ＿ｓ
ｉｚｅ３３７およびｒｄ＿ａｄｄｒ３４３に関する１セ
ットの信号を生成しなければならない。さらにＡＴＭセ
グメンテーションおよびＴＸロジック３１３は、信号ラ
インｒｄ＿ｔａｒｇｅｔ３３９を介して、ブロック４０
７で説明したように受取りが行われる記述フィールドｒ
ｄ＿ｔａｒｇｅｔ２３の値を出力する。
【００５１】ｒｄ＿ｓｉｚｅ３３７よりなる信号のセッ
トは、データ読み取りが行われるサイズを記述するが、
これは、最大バーストのサイズならびにシステムのキャ
ッシュ・ラインにより制限されている。ｒｄ＿ｓｉｚｅ
３３７は、１〜６４バイトの間の値となり、７ビットの
バイナリ値によって表される。ｒｄ＿ａｄｄｒ３４３
は、パケットを収めるデバイスのアドレス空間内におけ
る、３２ビットからなる当該パケットのアドレスであ
る。
【００５２】ブロック４１１においては、バースト・デ
ィスパッチャ３１１が、信号ラインｒｄ＿ｓｉｚｅ３３
７、ｒｄ＿ａｄｄｒ３４３およびｒｄ＿ｔａｒｇｅｔ３
３９上にある値と、信号ラインｂｕｓ＿ｄａｔａ＿ｗｉ
ｄｔｈ３２７およびｂｕｓ＿ｍａｘ＿ｂｕｒｓｔ＿ｓｉ
ｚｅ３２９の使用を介してＳバス・プロトコル・エンジ
ン３０３により提供されるバス・ターゲット特性レジス
タ３０７の値とを組合わせ、次のＳバス読み取りサイク
ルのバス特性をコントロールするための読み取りコント
ロール・ワードを生成する。バースト・ディスパッチャ
３１１は、Ｓバス・プロトコル・エンジン３０３がＳＢ
ｕｓ＿ｓｔａｔｅ＿ｉｎｆｏ３３３の使用を介して所望
のＳバス・サイクル状態情報を提供した後、ｂｕｓ＿ｃ
ｙｃｌｅ＿ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１信号ライン
の使用を通じてＳバス・プロトコル・エンジン３０３に
対するコントロール・ワードを更新する。つまり、コン
トロール・ワードは、ｒｄ＿ｒｅｑ３４１のアサート後
であり、かつ新Ｓバス・サイクルの開始前に更新され、
異なるバス特性を伴うバス・ターゲットのバックツーバ
ックＤＭＡ読取りのための円滑なバス特性切換えを確保
する。
【００５３】ブロック４１３においては、Ｓバス・プロ
トコル・エンジン３０３がＳバス・マスタＤＭＡ読取り
を実行してｒｄ＿ｔａｒｇｅｔ３３９により決定された
スレーブ・デバイスの一部から、ｂｕｓ＿ｃｙｃｌｅ＿
ｃｏｎｔｒｏｌ＿ｗｏｒｄ３３１に応じたすべてのプロ
トコル特性ならびに動作を読取る。
【００５４】ブロック４１５においては、各Ｓバス・サ
イクルの後、Ｓバス・プロトコル・エンジン３０３が、
Ｓバス１３から読み出したデータをＳバス・データ／コ
ントロール３１９ラインを介して同期およびバッファ・
ロジック３０９に送信する。
【００５５】ブロック４１７においては、同期およびバ
ッファ・ロジック３０９が、ＡＴＭデータ／コントロー
ル３２３の使用を通じてＡＴＭセグメンテーションおよ
びＴＸロジック３１３にデータを送信する。ＡＴＭセグ
メンテーションおよびＴＸロジック３１３は、データを
ＡＴＭセルにセグメント化し、ＡＴＭネットワーク・メ
ディア・インターフェース３１７の使用を通じてＡＴＭ
ネットワーク・メディア１７に送信する。
【００５６】ブロック４１９を参照すると、すべての記
述エントリの処理が完了した場合にネットワーク・アダ
プタ１５は、ホスト・プロセッサ３が新しい記述エント
リのセットにある最後の記述エントリのアドレスをスト
レージ・ロケーション３０５に書込むまで待機する。そ
れ以外の場合、すなわち処理を必要とする記述エントリ
が残っている場合は、各記述エントリに対してブロック
４０９〜４１９が繰返され、対応するストレージ・バッ
ファの処理と送信がそれぞれ行われる。つまり、ブロッ
ク４０１においてホスト・プロセッサ３が３つのＴＸデ
ータ記述エントリを生成した場合、各ＴＸデータ記述エ
ントリの処理について１回、合計３回繰返され、３つの
ストレージ・バッファの送信が行われる。
【００５７】以上をまとめると、本発明によれば、分割
されて１つのコンピュータ・システムの異なるバス・タ
ーゲットにストアされるパケットのリアッセンブリが可
能になり、かつ、異なるバス・ターゲットからの読取り
においてＩ／Ｏバス・サイクルないしは帯域幅に影響を
及ぼすことなく、コンピュータ・ネットワークへのその
送信が可能になる。さらに、本発明は、コンピュータ・
システムのバス・ターゲットが異なるバス特性を有する
場合にも上記の機能を実行することができる。つまり、
本発明により、１つの折返しDMA読取りトランザクショ
ンから他への円滑なバス特性の移行が可能になる。
【００５８】本発明は、各種図面を参照して具体的に説
明されているが、図面は説明のみを目的とし、本発明の
範囲を限定するものではないことを理解されたい。当業
者であれば、本発明の意図ならびに範囲から逸脱するこ
となく、各種の変更ないしは変形が可能となることが明
らかであろう。
【図面の簡単な説明】
【図１】本発明の１実施形態による構成のネットワーク
・アダプタを備えたコンピュータ・システムのブロック
図である。
【図２】本発明のオペレーションにおいて使用されるデ
ータならびにデータ構造を有するコンピュータ・システ
ムのホスト・メモリを示す模式図である。
【図３】本発明の１実施形態による構成のコンピュータ
・システムのホスト・メモリ並びにバス・ターゲット・
デバイスのメモリ空間を示す模式図である。
【図４】本発明による構成のネットワーク・アダプタの
１実施形態を示すブロック図である。
【図５】本発明による構成のバースト・ディスパッチャ
の１実施形態を示すブロック図である。
【図６】ホスト・メモリとバス・ターゲット・デバイス
のメモリ空間との間でパケットのヘッダ部およびデータ
部が分配されるトランザクションの方法を説明するため
のフロー・チャートである。
【符号の説明】
１ コンピュータシステム、３ ホスト・プロセッサ、
５ ホスト・メモリ、８ Ｉ／Ｏブリッジ、９ バス・
ターゲット、１１ バスターゲット、１３ Ｓバス、１
５ ネットワーク・アダプタ。
フロントページの続き (72)発明者 ラソウル・エム・オスコウイ アメリカ合衆国 94539 カリフォルニア 州・フレモント・アンプクア コート・ 968

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 バス・インターフェース回路；そのバス
    ・インターフェース回路に結合されるバス・プロトコル
    回路；バス・プロトコル回路に結合されるバースト・デ
    ィスパッチャ回路；バースト・ディスパッチャに結合さ
    れる読み出し処理回路および書込み処理回路に結合され
    るネットワーク・インターフェース；および、 前記バス・プロトコル回路、バースト・ディスパッチャ
    回路、読み出し処理回路および、書込み処理回路に結合
    される同期およびバッファ回路を備えるネットワーク・
    アダプタ。
  2. 【請求項２】 Ｉ／Ｏバスを備えるコンピュータ・シス
    テム内の第１のバス・ターゲット、第２のバス・ターゲ
    ットおよびネットワーク・アダプタの間でパケット・デ
    ータを伝送する方法であり、これにおいては、該第１の
    バス・ターゲットは該Ｉ／Ｏバスに結合され、該第２の
    バス・ターゲットは該Ｉ／Ｏバスに結合され、該ネット
    ワーク・アダプタが該Ｉ／Ｏバスならびにネットワーク
    ・メディアに結合され、かつ：前記ネットワーク・アダ
    プタ内に１セットの記述エントリを生成するステップで
    あって、前記第１のバス・ターゲットおよび第２のバス
    ・ターゲットのいずれか１つと前記ネットワーク・アダ
    プタとの間で伝送される各パケットの各部分に対して、
    １つの記述エントリを生成するステップ；前記第１のバ
    ス・ターゲットおよび第２のバス・ターゲットのいずれ
    か１つから前記ネットワーク・アダプタへパケット・デ
    ータの１つの部分を伝送するステップであり、これにお
    いてパケット・データの部分を含む前記バス・ターゲッ
    トが前記１セットの記述エントリの１つにより記述され
    るステップ；を含む方法。
  3. 【請求項３】 Ｉ／Ｏブリッジに結合されるホスト・プ
    ロセッサ；前記Ｉ／Ｏブリッジに結合されるシステム・
    バス；前記ホスト・プロセッサならびにＩ／Ｏブリッジ
    に結合されるメモリ・インタコネクト・ロジック；前記
    メモリ・インターコネクト・ロジックに結合されるホス
    ト・メモリ；前記システム・バスに結合されるバス・タ
    ーゲット；該システム・バスに結合される第１のインタ
    ーフェースならびにネットワーク・メディアに接続され
    る第２のインターフェースを備えるネットワーク・アダ
    プタ；を備えるコンピュータ・システムであって、前記
    ネットワーク・アダプタは、前記ホスト・メモリおよび
    バス・ターゲットからコンピュータ・ネットワークに送
    信されるデータの第１のセットの取込みならびにアッセ
    ンブルを行うことができるコンピュータ・システム。
JP8197081A 1995-07-07 1996-07-08 複数バス・ターゲットへのパケット・データの分割を可能にする方法および装置 Pending JPH09223089A (ja)

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