JPH0549129B2 - - Google Patents
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- JPH0549129B2 JPH0549129B2 JP15266287A JP15266287A JPH0549129B2 JP H0549129 B2 JPH0549129 B2 JP H0549129B2 JP 15266287 A JP15266287 A JP 15266287A JP 15266287 A JP15266287 A JP 15266287A JP H0549129 B2 JPH0549129 B2 JP H0549129B2
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- 239000003990 capacitor Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 9
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- 230000000694 effects Effects 0.000 description 3
- 230000001939 inductive effect Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
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Description
本発明は電力用高速スイツチンク半導体装置に
加わるスパイク電圧を吸収するためのスナバ回路
（サージアブリーバ）に関するもので、特に高速
用スナバダイオードの順方向回復時間が遅いこと
に基づく第１のスパイク電圧を容易に低減するた
めのスナバ回路に関する。 なお以下各図において同一の符号は同一もしく
は相当部分を示す。
加わるスパイク電圧を吸収するためのスナバ回路
（サージアブリーバ）に関するもので、特に高速
用スナバダイオードの順方向回復時間が遅いこと
に基づく第１のスパイク電圧を容易に低減するた
めのスナバ回路に関する。 なお以下各図において同一の符号は同一もしく
は相当部分を示す。
第４図はこの種のスイツチング用半導体装置の
要部構成例を示す回路図である。同図において
Vdは直流電源およびその電圧、Ｑ１はスイツチ
ング用主トランジスタ、Ｌは負荷、Doは負荷Ｌ
の両端に接続された転流ダイオード、lsは主トラ
ンジスタＱ１の主回路配線に生じた浮遊インダク
タンス、Cs、Rs、Dsはスナバ回路の主体となる
スナバコンデンサ、スナバ抵抗、スナバダイオー
ドである。 スナバダイオードDsは主トランジスタＱ１が
ターンオフする際、浮遊インダクタンスlsによつ
て維持されようとする主回路電流（この例ではコ
レクタ電流）IcをスナバコンデンサCs側へ導くた
めのもので、これにより主トランジスタＱ１のコ
レクタ・エミツタ間へ過電圧が加わることを抑制
しようとするものである。 第５図は主トランジスタＱ１がターンオフする
際における、Ｑ１のコレクタ・エミツタ電圧VCE
と、このトランジスタＱ１のコレクタ電流Icの推
移を示す波形図である。この電圧VCEには２つの
スパイク電圧、即ち第１のスパイク電圧Vp1と第
２のスパイク電圧Vp2が表われる。ここで第２の
スパイク電圧Vp2は、 Vp2＝Vd＋Ic√ …(1) で示されるため、Vp2を低くするためにはスナバ
コンデンサCsの値を大きくすれば良いが、第１
のスパイク電圧Vp1は主トランジスタＱ１のター
ンオフの初期、即ちスナバダイオードDsの電流
立上り時点に発する電圧であり、前記浮遊インダ
クタンスlsとスナバダイオードDsの順方向回復時
間で決まる。 例えば第６図に示される順方向特性を有する２
つのダイオードＤ１，Ｄ２を想定する。なおここ
でVFは順方向電圧降下、IFは順方向電流である。
Ｄ１は普通用ダイオードであり、Ｄ２はライフタ
イムコントロールされた高速用ダイオードである
とすると、高速用ダイオードＤ２は第７図のダイ
オード電流の転流特性における実線の逆回復電流
IR2のように逆回復時間が短く、普通用ダイオー
ドＤ１は破線の逆回復電流IR1のように逆回復時
間が長い。 今、普通用ダイオードＤ１を第４図の回路に適
用すると、長い逆回復時間のため、第８図のよう
に第２のスパイク電圧Vp2が現れた後、このコレ
クタ・エミツタ電圧VCEに立ち下り発振波形が現
れ、ひいては主トランジスタＱ１のドライブ回路
の誤動作などを引き起こしやすい。従つて従来、
スナバダイオードDsとしては高速用ダイオード
Ｄ２が使用されている。
要部構成例を示す回路図である。同図において
Vdは直流電源およびその電圧、Ｑ１はスイツチ
ング用主トランジスタ、Ｌは負荷、Doは負荷Ｌ
の両端に接続された転流ダイオード、lsは主トラ
ンジスタＱ１の主回路配線に生じた浮遊インダク
タンス、Cs、Rs、Dsはスナバ回路の主体となる
スナバコンデンサ、スナバ抵抗、スナバダイオー
ドである。 スナバダイオードDsは主トランジスタＱ１が
ターンオフする際、浮遊インダクタンスlsによつ
て維持されようとする主回路電流（この例ではコ
レクタ電流）IcをスナバコンデンサCs側へ導くた
めのもので、これにより主トランジスタＱ１のコ
レクタ・エミツタ間へ過電圧が加わることを抑制
しようとするものである。 第５図は主トランジスタＱ１がターンオフする
際における、Ｑ１のコレクタ・エミツタ電圧VCE
と、このトランジスタＱ１のコレクタ電流Icの推
移を示す波形図である。この電圧VCEには２つの
スパイク電圧、即ち第１のスパイク電圧Vp1と第
２のスパイク電圧Vp2が表われる。ここで第２の
スパイク電圧Vp2は、 Vp2＝Vd＋Ic√ …(1) で示されるため、Vp2を低くするためにはスナバ
コンデンサCsの値を大きくすれば良いが、第１
のスパイク電圧Vp1は主トランジスタＱ１のター
ンオフの初期、即ちスナバダイオードDsの電流
立上り時点に発する電圧であり、前記浮遊インダ
クタンスlsとスナバダイオードDsの順方向回復時
間で決まる。 例えば第６図に示される順方向特性を有する２
つのダイオードＤ１，Ｄ２を想定する。なおここ
でVFは順方向電圧降下、IFは順方向電流である。
Ｄ１は普通用ダイオードであり、Ｄ２はライフタ
イムコントロールされた高速用ダイオードである
とすると、高速用ダイオードＤ２は第７図のダイ
オード電流の転流特性における実線の逆回復電流
IR2のように逆回復時間が短く、普通用ダイオー
ドＤ１は破線の逆回復電流IR1のように逆回復時
間が長い。 今、普通用ダイオードＤ１を第４図の回路に適
用すると、長い逆回復時間のため、第８図のよう
に第２のスパイク電圧Vp2が現れた後、このコレ
クタ・エミツタ電圧VCEに立ち下り発振波形が現
れ、ひいては主トランジスタＱ１のドライブ回路
の誤動作などを引き起こしやすい。従つて従来、
スナバダイオードDsとしては高速用ダイオード
Ｄ２が使用されている。
第９図は第５図と同様な波形図、第１０図は主
トランジスタＱ１のベース・エミツタ間を逆バイ
アスすることによりＱ１が誘導負荷をしや断する
際のコレクタ電流Icとコレクタ・エミツタ電圧
VCEXの推移をIc、VCEXをそれぞれ縦軸、横軸にと
つて示した特性およびこのような動作条件下にお
ける安全動作領域としての逆バイアス安全動作領
域RBSOAを示す図である。 ところでスナバダイオードDsとして逆回復特
性の速い高速用ダイオードＤ２を用いた場合、こ
のＤ２の遅い順回復特性のため（一般に逆回復の
速い高速用ダイオードは順回復が遅く、逆回復の
遅い普通用ダイオードは順回復が速い）、第９図
で示されるような高い第１のスパイク電圧Vp1が
発生し、トランジスタ動作点が第１０図のように
逆バイアス安全動作領域RBSOAをはみ出し、ひ
いては素子が破壊しやすい。このため従来は主ト
ランジスタＱ１の逆バイアス安全動作領域
RBSOAの大きい素子を選択する必要があり、ト
ランジスタ素子がコスト高となるという問題点が
ある。 本発明の目的は、高速用ダイオードＤ２を用い
たスナバダイオードDsの並列路に前記ダイオー
ドＤ２と同極性の普通用ダイオードＤ１を設ける
ことにより、第１のスパイク電圧Vp1が低く、か
つ第２のスパイク電圧Vp2が表れた後の電圧振動
立ち下り現象を防止し、主トランジスタの逆バイ
アス安全動作領域を小にできるスナバ回路を提供
することにある。
トランジスタＱ１のベース・エミツタ間を逆バイ
アスすることによりＱ１が誘導負荷をしや断する
際のコレクタ電流Icとコレクタ・エミツタ電圧
VCEXの推移をIc、VCEXをそれぞれ縦軸、横軸にと
つて示した特性およびこのような動作条件下にお
ける安全動作領域としての逆バイアス安全動作領
域RBSOAを示す図である。 ところでスナバダイオードDsとして逆回復特
性の速い高速用ダイオードＤ２を用いた場合、こ
のＤ２の遅い順回復特性のため（一般に逆回復の
速い高速用ダイオードは順回復が遅く、逆回復の
遅い普通用ダイオードは順回復が速い）、第９図
で示されるような高い第１のスパイク電圧Vp1が
発生し、トランジスタ動作点が第１０図のように
逆バイアス安全動作領域RBSOAをはみ出し、ひ
いては素子が破壊しやすい。このため従来は主ト
ランジスタＱ１の逆バイアス安全動作領域
RBSOAの大きい素子を選択する必要があり、ト
ランジスタ素子がコスト高となるという問題点が
ある。 本発明の目的は、高速用ダイオードＤ２を用い
たスナバダイオードDsの並列路に前記ダイオー
ドＤ２と同極性の普通用ダイオードＤ１を設ける
ことにより、第１のスパイク電圧Vp1が低く、か
つ第２のスパイク電圧Vp2が表れた後の電圧振動
立ち下り現象を防止し、主トランジスタの逆バイ
アス安全動作領域を小にできるスナバ回路を提供
することにある。
前記の目的を達成するために本発明のスナバ回
路は、『スイツチング用半導体装置（主トランジ
スタＱ１など）に加わる過電圧を吸収するための
スナバ回路であつて、 少なくともコンデンサ（スナバコンデンサCs
など）と、 前記スイツチング用半導体装置のターンオフの
際、該装置を流れていた電流（コレクタ電流Icな
ど）に基づく、前記半導体装置と直列の浮遊イン
ダクタンス（lsなど）のエネルギを前記コンデン
サへ導く第１のダイオード（高速用ダイオードＤ
２など）と、を備えたスナバ回路において、 前記第１のダイオードに並列回路を設け、この
並列回路に少なくとも前記第１のダイオードと同
極性で、かつ前記第１のダイオードより順方向回
復時間が短い第２のダイオード（普通用ダイオー
ドＤ１など）を設けた』ものとする。
路は、『スイツチング用半導体装置（主トランジ
スタＱ１など）に加わる過電圧を吸収するための
スナバ回路であつて、 少なくともコンデンサ（スナバコンデンサCs
など）と、 前記スイツチング用半導体装置のターンオフの
際、該装置を流れていた電流（コレクタ電流Icな
ど）に基づく、前記半導体装置と直列の浮遊イン
ダクタンス（lsなど）のエネルギを前記コンデン
サへ導く第１のダイオード（高速用ダイオードＤ
２など）と、を備えたスナバ回路において、 前記第１のダイオードに並列回路を設け、この
並列回路に少なくとも前記第１のダイオードと同
極性で、かつ前記第１のダイオードより順方向回
復時間が短い第２のダイオード（普通用ダイオー
ドＤ１など）を設けた』ものとする。
第１のダイオードは高速用であつて逆回復時間
が短く第２のスパイク電圧Vp2以後の電圧振動は
発生しないが、他方順回復時間が長く、第１のス
パイク電圧Vp1が大となりスイツチング用半導体
装置の耐圧破壊を招きやすい。 第２のダイオードは順回復時間の短い普通用で
あつて第１のダイオードの電流が立ち上る初期に
のみ動作し、第１のスパイク電圧Vp1を低減す
る。
が短く第２のスパイク電圧Vp2以後の電圧振動は
発生しないが、他方順回復時間が長く、第１のス
パイク電圧Vp1が大となりスイツチング用半導体
装置の耐圧破壊を招きやすい。 第２のダイオードは順回復時間の短い普通用で
あつて第１のダイオードの電流が立ち上る初期に
のみ動作し、第１のスパイク電圧Vp1を低減す
る。
第１図ないし第３図はそれぞれ本発明の異なる
実施例を示す要部回路図で第４図に対応するもの
である。この第１図〜第３図においてDS１は第
４図のスナバダイオードDsに相当する回路（ス
ナバダイオード相当回路という）で、主トランジ
スタＱ１おターンオフ時、主回路配線浮遊インダ
クタンスlsのエネルギをスナバコンデンサCs側へ
導くためのものである。 第１図、第２図においてはこのスナバダイオー
ド相当回路DS１を順回復時間が遅く、逆回復時
間が速い従来使用の高速用ダイオードＤ２と順回
復時間が速く、逆回復時間が遅い普通用ダイオー
ドＤ１との並列回路で構成している。この第１
図、第２図では普通用ダイオードＤ１の容量は高
速用ダイオードＤ２よりも小容量のものを選択す
る。これにより主トランジスタＱ１がターンオフ
を開始するとコレクタ電流Icはスナバダイオード
相当回路DS１内の普通用ダイオードＤ１を介し
てスナバコンデンサCs側に直ちに早い立上り速
度で分流を開始し、これにより第１のスパイク電
圧Vp1は低減される。ここで時間の経過と共に高
速用ダイオードＤ２が全導通可能となり、一方普
通用ダイオードＤ１は小容量でその順方向電圧降
下VFが大となることから、前記分流電流は大部
分高速用ダイオードＤ２に移行するようになる。
なおこのようにするためには必要に応じ例えば普
通用ダイオードＤ１と直列に図外の無誘導抵抗を
挿入してもよい。 この様に小容量の普通様ダイオードＤ１を新た
に付加することにより、このダイオードＤ１内の
蓄積キヤリアは少ないため、結果としてＤ１の逆
回復電流、従つて逆回復時間は相対的に大きくな
く、第２のスパイク電圧Vp2以後の主トランジス
タＱ１のコレクタ・エミツタ電圧VCEの振動の発
生を防止することができる。 また第３図においてはスナバダイオード相当回
路Ds１において、普通用ダイオードＤ１と直列
に新たなコンデンサＣ１を、また該ダイオードＤ
１と並列に新たな抵抗Ｒ１を設けている。この第
３図では普通用ダイオードＤ１に対する容量上の
制約はない。コンデンサＣ１は主トランジスタＱ
１のターンオフの開始時点から、高速用ダイオー
ドＤ２の全導通に至る迄の間、普通用ダイオード
Ｄ１の通電を行わせ、以後Ｄ１の通電を断つため
のものであり、抵抗Ｒ１はコンデンサＣ１の放電
用抵抗である。 この回路では主トランジスタＱ１のターンオフ
終了時点では、普通用ダイオードＤ１の通電々流
は消滅しているので、Ｄ１の逆回復電流は無く、
従つて第２のスパイク電圧Vp2以後のVCEの振動
は発生しない。 以上の実施例ではＱ１はトランジスタとして説
明したが、このスイツチング用半導体素子Ｑ１に
相当するものとしてPNPトランジスタ、FET，
IGBT，SCR，GTO等の他の半導体素子であつ
てもかまわない。また新たに付加されたダイオー
ドＤ１は従来使用のダイオードＤ２より逆回復時
間が速くてもかまわない。要は新設のダイオード
Ｄ１の順回復特性が従来使用のダイオードＤ２の
順回復特性より速いことが重要である。
実施例を示す要部回路図で第４図に対応するもの
である。この第１図〜第３図においてDS１は第
４図のスナバダイオードDsに相当する回路（ス
ナバダイオード相当回路という）で、主トランジ
スタＱ１おターンオフ時、主回路配線浮遊インダ
クタンスlsのエネルギをスナバコンデンサCs側へ
導くためのものである。 第１図、第２図においてはこのスナバダイオー
ド相当回路DS１を順回復時間が遅く、逆回復時
間が速い従来使用の高速用ダイオードＤ２と順回
復時間が速く、逆回復時間が遅い普通用ダイオー
ドＤ１との並列回路で構成している。この第１
図、第２図では普通用ダイオードＤ１の容量は高
速用ダイオードＤ２よりも小容量のものを選択す
る。これにより主トランジスタＱ１がターンオフ
を開始するとコレクタ電流Icはスナバダイオード
相当回路DS１内の普通用ダイオードＤ１を介し
てスナバコンデンサCs側に直ちに早い立上り速
度で分流を開始し、これにより第１のスパイク電
圧Vp1は低減される。ここで時間の経過と共に高
速用ダイオードＤ２が全導通可能となり、一方普
通用ダイオードＤ１は小容量でその順方向電圧降
下VFが大となることから、前記分流電流は大部
分高速用ダイオードＤ２に移行するようになる。
なおこのようにするためには必要に応じ例えば普
通用ダイオードＤ１と直列に図外の無誘導抵抗を
挿入してもよい。 この様に小容量の普通様ダイオードＤ１を新た
に付加することにより、このダイオードＤ１内の
蓄積キヤリアは少ないため、結果としてＤ１の逆
回復電流、従つて逆回復時間は相対的に大きくな
く、第２のスパイク電圧Vp2以後の主トランジス
タＱ１のコレクタ・エミツタ電圧VCEの振動の発
生を防止することができる。 また第３図においてはスナバダイオード相当回
路Ds１において、普通用ダイオードＤ１と直列
に新たなコンデンサＣ１を、また該ダイオードＤ
１と並列に新たな抵抗Ｒ１を設けている。この第
３図では普通用ダイオードＤ１に対する容量上の
制約はない。コンデンサＣ１は主トランジスタＱ
１のターンオフの開始時点から、高速用ダイオー
ドＤ２の全導通に至る迄の間、普通用ダイオード
Ｄ１の通電を行わせ、以後Ｄ１の通電を断つため
のものであり、抵抗Ｒ１はコンデンサＣ１の放電
用抵抗である。 この回路では主トランジスタＱ１のターンオフ
終了時点では、普通用ダイオードＤ１の通電々流
は消滅しているので、Ｄ１の逆回復電流は無く、
従つて第２のスパイク電圧Vp2以後のVCEの振動
は発生しない。 以上の実施例ではＱ１はトランジスタとして説
明したが、このスイツチング用半導体素子Ｑ１に
相当するものとしてPNPトランジスタ、FET，
IGBT，SCR，GTO等の他の半導体素子であつ
てもかまわない。また新たに付加されたダイオー
ドＤ１は従来使用のダイオードＤ２より逆回復時
間が速くてもかまわない。要は新設のダイオード
Ｄ１の順回復特性が従来使用のダイオードＤ２の
順回復特性より速いことが重要である。
本発明によればスイツチング用半導体装置のス
ナバダイオードに並列回路を設け、この並列回路
内に少なくとも従来のスナバダイオードDS（＝Ｄ
２）と同極性で、かつスナバダイオードＤ２より
順回復特性の速い普通用ダイオードＤ１を設ける
こととしたので、次のような効果を得ることがで
きる。 スイツチング用半導体素子のターンオフ時の
両端電圧中に第２のスパイク電圧Vp2以後の電
圧振動を生ずることなく、第１のスパイク電圧
Vp1、従つてこの素子の耐圧を低減し、この素
子を安価なものとすることができる。 ダイオードＤ１はダイオードＤ２の順回復時
間中のみ働けば良いので、ダイオードＤ２より
小形で安価なものでよく、ダイオードＤ１を新
設したスナバ回路自体を安価に構成できる。 スナバ回路設計の際、スナバダイオードＤ２
として逆回復特性のみに注目して選定すれば良
いので、選定対象範囲が拡がり、ひいては設計
時間の短縮につながる。
ナバダイオードに並列回路を設け、この並列回路
内に少なくとも従来のスナバダイオードDS（＝Ｄ
２）と同極性で、かつスナバダイオードＤ２より
順回復特性の速い普通用ダイオードＤ１を設ける
こととしたので、次のような効果を得ることがで
きる。 スイツチング用半導体素子のターンオフ時の
両端電圧中に第２のスパイク電圧Vp2以後の電
圧振動を生ずることなく、第１のスパイク電圧
Vp1、従つてこの素子の耐圧を低減し、この素
子を安価なものとすることができる。 ダイオードＤ１はダイオードＤ２の順回復時
間中のみ働けば良いので、ダイオードＤ２より
小形で安価なものでよく、ダイオードＤ１を新
設したスナバ回路自体を安価に構成できる。 スナバ回路設計の際、スナバダイオードＤ２
として逆回復特性のみに注目して選定すれば良
いので、選定対象範囲が拡がり、ひいては設計
時間の短縮につながる。
第１図ないし第３図はそれぞれ本発明の異なる
実施例としての要部回路図、第４図は第１図ない
し第３図に対応する従来の要部回路図、第５図な
いし第１０図は第４図の動作説明用の特性図また
は波形図である。 Vd：主直流電源、Ｑ１：主トランジスタ、
ls：浮遊インダクタンス、Ｌ：負荷、Do：転流
ダイオード、DS１：スナバダイオード相当回路、
Ｄ２：高速用ダイオード、Ｄ１：普通用ダイオー
ド、Cs：スナバコンデンサ、RS：スナバ抵抗、
Ｃ１：コンデンサ、Ｒ１：抵抗。
実施例としての要部回路図、第４図は第１図ない
し第３図に対応する従来の要部回路図、第５図な
いし第１０図は第４図の動作説明用の特性図また
は波形図である。 Vd：主直流電源、Ｑ１：主トランジスタ、
ls：浮遊インダクタンス、Ｌ：負荷、Do：転流
ダイオード、DS１：スナバダイオード相当回路、
Ｄ２：高速用ダイオード、Ｄ１：普通用ダイオー
ド、Cs：スナバコンデンサ、RS：スナバ抵抗、
Ｃ１：コンデンサ、Ｒ１：抵抗。
Claims (1)
- 【特許請求の範囲】 １ スイツチング用半導体装置に加わる過電圧を
吸収するためのスナバ回路であつて、 少なくともコンデンサと、 前記スイツチング用半導体装置のターンオフの
際、該装置を流れていた電流に基づく、前記半導
体装置と直列の浮遊インダクタンスのエネルギを
前記コンデンサへ導く第１のダイオードと、を備
えたスナバ回路において、 前記第１のダイオードに並列回路を設け、この
並列回路に少なくとも前記第１のダイオードと同
極性で、かつ前記第１のダイオードより順方向回
復時間が短い第２のダイオードを設けたことを特
徴とするスイツチング用半導体装置のスナバ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152662A JPS63316919A (ja) | 1987-06-19 | 1987-06-19 | スイッチング用半導体装置のスナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152662A JPS63316919A (ja) | 1987-06-19 | 1987-06-19 | スイッチング用半導体装置のスナバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316919A JPS63316919A (ja) | 1988-12-26 |
| JPH0549129B2 true JPH0549129B2 (ja) | 1993-07-23 |
Family
ID=15545343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152662A Granted JPS63316919A (ja) | 1987-06-19 | 1987-06-19 | スイッチング用半導体装置のスナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316919A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4135259C1 (ja) * | 1991-10-25 | 1993-01-07 | Semikron Elektronik Gmbh, 8500 Nuernberg, De | |
| IL148862A0 (en) * | 1999-10-01 | 2002-09-12 | Online Power Supply Inc | Non-saturating magnetic element(s) power converters and surge protection |
| US6272025B1 (en) | 1999-10-01 | 2001-08-07 | Online Power Supply, Inc. | Individual for distributed non-saturated magnetic element(s) (referenced herein as NSME) power converters |
| US6952355B2 (en) | 2002-07-22 | 2005-10-04 | Ops Power Llc | Two-stage converter using low permeability magnetics |
-
1987
- 1987-06-19 JP JP62152662A patent/JPS63316919A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63316919A (ja) | 1988-12-26 |
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