JPH0548388A

JPH0548388A - デイジタルフイルタ

Info

Publication number: JPH0548388A
Application number: JP20772191A
Authority: JP
Inventors: Hiroshi Oyabu; 博司大藪
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1991-08-20
Filing date: 1991-08-20
Publication date: 1993-02-26

Abstract

(57)【要約】【目的】さらに良好な特性を得るために次数を大きく
した場合であっても、高速の処理速度を確保することが
できるディジタルフィルタを得る。【構成】時系列的に入力されたデータはＲＡＭ１７及
びＲＡＭ１８の各アドレスに順次書き込まれたのち、所
定のシーケンスに従い循環的に各ＲＡＭの対応するアド
レスからそれぞれ同時に読み出される。これにより、そ
れぞれ読み出されたデータは、等価的に遅延器１１−１
〜１１−１０の出力とみなされる。アドレス制御部１９
はこのようなデータ読出しと書込みのための循環的なア
ドレス制御を行う。遅延器１１−１〜１１−１４及び１
１−７〜１１−１０の出力は加算器１２−１〜１２−５
でそれぞれ加算された後、乗算器１３−０〜１３−４で
フィルタ係数ｈ₀〜ｈ₄を乗ぜられ、累算されて出力さ
れる。遅延器１１−５の出力は乗算器１３−５で係数ｈ
₅を乗ぜられ出力される。このように加算後に乗算を行
う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル回路に係わ
り、例えばディジタルオーディオ装置等に用いられるデ
ィジタルフィルタに関する。

【０００２】

【従来の技術】近年、ＬＳＩ技術の発展と共に、画像処
理、音声・オーディオ、あるいは計測等の分野でディジ
タル的に信号を取り扱う技術が目ざましく発達し、今や
アナログフィルタもディジタルフィルタに置き換えられ
つつある。中でも、ＣＤ（コンパクト・ディスク）やＤ
ＡＴ（ディジタル・オーディオ・テープ）等のオーディ
オ機器では、ディジタルフィルタの使用が一般的となっ
ている。

【０００３】さて、このようなオーディオ機器の例えば
再生系では、ディジタルフィルタはディジタルアナログ
変換器の前段に配置されることが多く、図１０に示すよ
うな特性を有するいわゆるナイキストフィルタが用いら
れることが多い。このフィルタでは、単一の入力パルス
１０１（同図Ａ）に対する応答は同図（Ｂ）のようにな
る。パルス応答のピークは入力パルスから所定時間Ｔだ
け遅延して現れ、これを中心として対称な波形となる。
そして、この応答波形の各ゼロ点は各符号位置に一致
し、その間隔はｔとなる。このフィルタの伝達関数は次
の（１）式のように表わされる。

【０００４】

【数１】

【０００５】このような特性のナイキストフィルタは、
従来、図１１に示すような回路構成となっていた。この
フィルタにはｋ個の遅延器１０２−１〜１０２−ｋが設
けられ、各遅延器の出力側は次段の遅延器に接続される
とともに、乗算器１０３−１〜１０３−ｋにも接続され
ている。これらの乗算器１０３−１〜１０３−ｋと入力
側に直接接続された乗算器１０３−０とはいずれも加算
器１０４に接続されている。遅延器１０２−１〜１０２
−ｋとしては、通常ＲＡＭ（ランダム・アクセス・メモ
リ）等の読み書き可能メモリ１０５が用いられ、入力さ
れたデータを一旦書き込んだのちこれをサンプリング間
隔で順次読みだすことにより各データに一定量の遅延を
与えるようになっている。乗算器１０３−０〜１０３−
Ｋでは、例えばＲＯＭ（リード・オンリ・メモリ）に格
納された乗算係数ｈ₀〜ｈ_kを読み出し、それぞれの入
力にこれらを乗じて加算器１０４に入力し、加算器で
は、これらの乗算器の出力を加算して出力するようにな
っている。

【０００６】

【発明が解決しようとする課題】このように、従来のナ
イキストフィルタでは、最新の入力データＺ-0及びＲＡ
Ｍ等のメモリから読み出されたＺ^-1〜Ｚ^-kまでのデータ
に対し、順次係数ｈ₀〜ｈ_kを乗じ、これを累算するこ
とによりフィルタの演算を行うようになっていた。とこ
ろが、最近ではフィルタ特性向上の要請から遅延器の次
数が増加する傾向にあるため、従来のように次数が多く
なればなる程回路も大型化し消費電流が増加するととも
に、処理速度も低下するという問題があった。また、処
理速度の低下を防止するには高価な高速回路素子を用い
なければならず、コストアップを招くという問題もあっ
た。

【０００７】従って、上記問題点を解決しなければなら
ないという課題がある。

【０００８】この発明は、かかる課題を解決するために
なされたもので、さらに良好なフィルタリング特性を得
るために次数を大きくした場合であっても、高速の処理
速度を確保することができるディジタルフィルタを得る
ことを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るディジタ
ルフィルタは、時系列で入力される各データにそれぞれ
乗ぜられるフィルタ係数の列がその中央を中心として左
右対称となっているディジタルフィルタであって、(i)
入力された所定個数のデータを前半部分と後半部分に分
けて記憶する第１及び第２のメモリと、(ii)これら双方
のメモリから、それぞれ対称関係にあるデータを、所定
のシーケンスに従って循環的に同時に読み出す読出手段
と、(iii)この読出手段により読み出されたデータ同士
をそれぞれ加算する加算手段と、(iv)これらの加算手段
による加算結果にそれぞれ対応するフィルタ係数を乗ず
る複数の乗算手段と、(v) これらの乗算手段による乗算
結果を累算する累算手段とを有するものである。

【００１０】

【作用】本発明に係るディジタルフィルタでは、フィル
タ係数が左右対称な形である場合には、入力データを時
系列上で前半と後半とに分けて２つのメモリに記憶させ
ておき、これらのメモリの相互に対応するアドレスから
データを同時に読み出して以後の演算処理を行うことと
したので、従来の手順とは逆の、データ加算後に係数を
乗ずるという手順で演算を行うことができる。

【００１１】

【実施例】以下実施例について本発明を詳細に説明す
る。

【００１２】図１は本発明の一実施例におけるディジタ
ルフィルタを概念的に表わしたものである。このフィル
タには、入力データに対し１サンプリング時間に相当す
る遅延を与える遅延器１１−１〜１１−４、及び１１−
７〜１１−１０と、それぞれ２分の１サンプリング間隔
の遅延を与える１／２遅延器１１−５，１１−６が備え
られている。このうち遅延器１１−１の出力は次段の遅
延器１１−２に入力されるとともに、加算器１２−２に
入力されるようになっている。同様に、遅延器１１−
２，１１−３の出力は、それぞれ、次段の遅延器１１−
３，１１−４及び加算器１２−３，１２−４に入力され
る。遅延器１１−４の出力は次段の１／２遅延器１１−
５及び加算器１２−５に入力される。１／２遅延器１１
−５の出力は次段の１／２遅延器１１−６に入力される
とともに、乗算器１３−５及び切換スイッチ１４を介し
て出力されるようになっている。

【００１３】１／２遅延器１１−６の出力は次段の遅延
器１１−７に入力されるとともに、加算器１２−５に入
力される。遅延器１１−７の出力は次段の遅延器１１−
８に入力されるとともに、加算器１２−４に入力される
ようになっている。同様に、遅延器１１−８，１１−９
の出力は、それぞれ、次段の遅延器１１−９，１１−１
０及び加算器１２−３，１２−２に入力される。遅延器
１１−１０の出力は加算器１２−１に入力される。この
加算器１２−１には、新たに入力されたデータも入力さ
れるようになっている。

【００１４】加算器１２−１〜１２−５の出力は、それ
ぞれ乗算器１３−０〜１３−４を介して、加算器１５に
入力され、さらにこの加算器１５の出力は切換スイッチ
１４を介して出力されるようになっている。

【００１５】遅延器１１−１〜１１−４及び１／２遅延
器１１−５には、現実には、ＲＡＭ１７の各アドレスが
割り当られ、遅延器１１−７〜１１−１０及び１／２遅
延器１１−６には、ＲＡＭ１８の各アドレスが割り当ら
れている。そして、これらのＲＡＭに一旦書き込まれた
データをサンプリング間隔またはその１／２の間隔で順
次読み出すことにより各データに一定量の遅延を与える
ことができる。この場合の読出アドレス及び書込アドレ
スは、アドレス制御部１９により制御されるようになっ
ている。

【００１６】乗算器１３−０〜１３−４は、図示しない
ＲＯＭに格納された係数ｈ₀〜ｈ₄を加算器１２−１〜
１２−５の出力にそれぞれ乗じて出力し、乗算器１３−
５は図示しないＲＯＭに格納された係数ｈ₅を遅延器１
１−５の出力に乗じて出力する。加算器１５は、乗算器
１３−０〜１３−４の出力を加算し、切換スイッチ１４
を介して出力するようになっている。

【００１７】図２はＲＡＭ１７内のメモリアドレスマッ
プを表わしたものである。このメモリでは、ボトムアド
レスＡＢからトップアドレスＡＴまでのアドレス領域が
確保され、各アドレスに対し後述する所定のシーケンス
でデータ読み書き（リード／ライト）を行うことにより
図１の各遅延器と等価な動作を行うようになっている。
ここでは、ボトムアドレスＡＢをアドレス“０”、トッ
プアドレスＡＴをアドレス“４”とし、これら合計５つ
のアドレスへのアクセスを行うものとする。なお、ＲＡ
Ｍ１８についても同様のマップ構成となっている。

【００１８】図３及び図４と共に、以上のような構成の
ディジタルフィルタにおいていわゆる２倍オーバーサン
プリングによるフィルタリングを行う場合の動作を説明
する。図３において、便宜上Ｚ^-0は新たに入力された最
新のデータを示し、Ｚ^-1〜Ｚ^-4は、それぞれ遅延器１１
−１〜１１−４から出力されたデータ、すなわちＲＡＭ
１７のアドレス“１”〜“４”からそれぞれ読み出され
たデータを示すものとする。同様に、Ｚ^-5〜Ｚ^-9は、そ
れぞれ遅延器１１−６〜１１−１０から出力されたデー
タ、すなわちＲＡＭ１８のアドレス“０”〜“４”から
それぞれ読み出されたデータを示すものとする。

【００１９】さて、最新のデータＺ^-0が入力されると、
アドレス制御部１９はこれをＲＡＭ１７に書き込む（図
４ステップＳ１０１）。ここで、カウンタｉを“０”に
リセットし（ステップＳ１０２）、ＲＡＭ１７からｉ番
目に新しいデータを読み出すと共に（ステップＳ１０
３）、ＲＡＭ１８からｉ番目に古いデータを読み出す
（ステップＳ１０４）。これにより、ＲＡＭ１７からデ
ータＺ^-0が、ＲＡＭ１８からデータＺ^-9がそれぞれ読み
出される。ここで、データＺ^-9は遅延器１１−１０の出
力と等価である。こうして読み出した２つのデータを加
算器１２−１で加算し（ステップＳ１０５）、次の
（２）式に示す加算値Ａ０を得る。

【００２０】Ａ０＝Ｚ^-0＋Ｚ^-9 ……（２）次に、この加算値Ａ０に乗算器１３−０で係数ｈ₀を乗
じ（ステップＳ１０６）、次の（３）式に示す乗算値Ｍ
０を得ると共に、（４）式に示す累算値Ｓ０を算出する
（ステップＳ１０７）。

【００２１】Ｍ０＝Ａ０×ｈ₀ ……（３）Ｓ０＝Ｍ０＋０ ……（４）ここで、カウンタｉが“４”以下であれば（ステップＳ
１０９；Ｎ）、ｉをインクリメントしてステップＳ１０
３〜Ｓ１０７の処理を行う。これにより次の（５）〜
（７）に示すような加算値Ａ１、乗算値Ｍ１、及び累算
値Ｓ１を得る。Ａ１＝Ｚ^-1＋Ｚ^-8 ……（５）Ｍ１＝Ａ１×ｈ₁ ……（６）Ｓ１＝Ｍ１＋Ｓ０ ……（７）ここで、乗算値Ｍ１は乗算器１３−１の出力と等価であ
る。以下同様にして、図３に示すような各値を得る。

【００２２】カウンタｉが“４”を越えると（ステップ
Ｓ１０９；Ｙ）、次の（８）式に示す累算値Ｓ４が加算
器１５から切換スイッチ１４を介して出力される（ステ
ップＳ１１０）。

【００２３】Ｓ４＝Ｍ４＋Ｓ３ ……（８）次に、ＲＡＭ１７から最も古いデータＺ^-4を読み出して
ＲＡＭ１８に書き込み（ステップＳ１１１）、これに係
数ｈ₅を乗じたものを累算値Ｓ５として切換スイッチ１
４を介して出力する（ステップＳ１１３）。

【００２４】次に、図５と共にＲＡＭ１７，１８へのデ
ータ読み書き順序について詳細に説明する。今、図６に
示すようなデータがＸ₀〜Ｘ₁₄…の順で図１のディジタ
ルフィルタに入力されるものとすると、これらのデータ
は図５に示すような順序（太線で囲んだ部分）でＲＡＭ
１７，１８の各アドレスに書き込まれることとなる。す
なわち、最初のステップでデータＸ₀をＲＡＭ１７のア
ドレス“０”に書き込み、次のステップでデータＸ₁が
ＲＡＭ１７のアドレス“１”に書き込む。以下同様にし
て、データＸ₂〜Ｘ₄をアドレス“２”〜“４”に順次
書き込む。

【００２５】ここで、次のデータＸ₅が入力されると、
まず、ＲＡＭ１７の最も古いデータＸ₀をアドレス
“０”から読み出してＲＡＭ１８の同一アドレス“０”
に書き込んだのち、データＸ₀を読み出したＲＡＭ１７
のアドレス“０”に新たなデータＸ₅を書き込む。

【００２６】さらに次のデータＸ₆が入力されると、ま
ずＲＡＭ１７の最も古いデータＸ₁をアドレス“１”か
ら読み出してＲＡＭ１８の同一アドレス“１”に書き込
んだのち、データＸ₁を読み出したＲＡＭ１７のアドレ
ス“１”に新たなデータＸ₆を書き込む。

【００２７】以下同様の動作により、ステップ１０（図
６）の段階でＲＡＭ１７，１８の各アドレスにデータＸ
₀〜Ｘ₉が書き込まれ、さらにその後もデータＸ₁₀…が
順次書き込まれる。

【００２８】従って、図３に示したような動作を行う場
合には図７（Ａ）〜（Ｆ）のようにアドレスが変化すれ
ばよい。この図に示すように、６サイクルごとに元のパ
ターンとなるため、これを繰り返し行えばよい。

【００２９】次に、図８と共に、アドレス制御部１９
（図１）の構成及び動作を詳細に説明する。この回路に
はアドレスを格納するためのレジスタ２１が備えられ、
その出力は第１〜第３の切換器２２〜２４に入力される
ようになっている。このうち、第１の切換器２２は、図
示しない制御信号生成部からの選択信号Ｓ１により、レ
ジスタ２１の出力又は第１のラッチ回路２５の出力のい
ずれか一方を選択的に出力し、第２の切換器２３は、制
御信号生成部からの選択信号Ｓ２により、レジスタ２１
の出力又は第２のラッチ回路２６の出力のいずれか一方
を選択的に出力する。第３の切換器２４は、制御信号生
成部からの選択信号Ｓ３により、レジスタ２１の出力又
は第１のラッチ回路２５の出力のいずれか一方を選択的
に出力し、ＲＡＭ１７に与えるようになっている。

【００３０】第１の切換器２２の出力は２分岐され、一
方は加算器２８で値“−１”と加算され、他方は第１の
比較器２９に入力される。この比較器は、第１の切換器
２２の出力とＲＡＭ１７（図１）のボトムアドレスＡＢ
（図２）とを比較し、これらが一致したとき、一致信号
３１を出力する。第４の切換器３３は、一致信号３１の
入力があったとき、第１の加算器２８の出力に代えてＲ
ＡＭ１７のトップアドレスＡＴ（図２）を選択し出力す
るようになっている。この出力は第１のラッチ回路２５
でラッチされたのち、レジスタ２１及び第３の切換器２
４に入力される。レジスタ２１は、図示しない制御信号
生成部からの入力選択信号Ｓｉにより第１のラッチ回路
２５の出力を取り込み、出力選択信号Ｓｏにより取り込
んだデータを出力するようになっている。ここで、レジ
スタ２１への入出力は入力選択信号Ｓｉ及び出力選択信
号Ｓｏの値が“００”のときにのみ行われるようになっ
ている。

【００３１】一方、第２の切換器２３の出力は２分岐さ
れ、一方は加算器３５で値“１”と加算され、他方は第
２の比較器３６に入力される。この比較器は、第２の切
換器２３の出力とＲＡＭ１８（図１）のトップアドレス
ＡＴ（図２）とを比較し、これらが一致したとき、一致
信号３８を出力する。第５の切換器３９は、一致信号３
８の入力があったとき、第２の加算器３９の出力に代え
てＲＡＭ１８のボトムアドレスＡＢ（図２）を選択的に
出力するようになっている。この出力は第２のラッチ回
路２６でラッチされたのち、第２の切換器２３に入力さ
れるほか、ＲＡＭ１８に与えられるようになっている。

【００３２】なお、第１の切換器２２及び第２の切換器
２３は、それぞれ選択信号Ｓ１及びＳ２が“０”のとき
レジスタ２１の出力を選択し、“１”のとき第１のラッ
チ回路２５又は第２のラッチ回路２６の出力を選択する
ようになっている。また、第３の切換器２４は、選択信
号Ｓ３が“１”のときレジスタ２１の出力を選択し、
“０”のとき第１のラッチ回路２５の出力を選択するよ
うになっている。

【００３３】以上のような構成のアドレス制御部１９の
動作を説明する。この回路は、図９に示すような選択信
号論理値表に従って以下に示すステップにより動作す
る。

【００３４】（１）レジスタ２１にセットされた初期値
ＡＢ（＝“０”）は第３の切換器２４を介してＲＡＭ１
７に与えられる。このとき、ＲＡＭ１７に与えられるリ
ード／ライト（Ｒ／Ｗ）信号（図示せず）はＷ（書込
み）状態となる。また、この初期値ＡＢは第２の切換器
２３を介して第３の加算器３５に与えられ、１インクリ
メントされたのち第５の切換器３９を介して第２のラッ
チ回路２６にラッチされる。このラッチされる値は
“１”となる。

【００３５】結局、このステップではＲＡＭ１７にボト
ムアドレスであるアドレス“０”が与えられ、読出しが
行われる。また、ＲＡＭ１８に対してはアクセスは行わ
れない。

【００３６】（２）レジスタ２１にセットされた初期値
ＡＢ（＝“０”）は第３の切換器２４を介してＲＡＭ１
７に与えられる。このとき、ＲＡＭ１７に与えられるＲ
／Ｗ信号はＲ（読出し）状態となる。また、第１の切換
器２２の出力は第１の比較器２９にも入力されるが、こ
のときの値は初期値ＡＢであるため一致信号３１が出力
される。これにより第４の切換器３３ではトップアドレ
スＡＴ（＝“４”）が選択されて第１のラッチ回路２５
に入力される。このように、アドレスの現在値が下限値
（ボトムアドレスＡＢ）を下回った場合には上限値（ト
ップアドレスＡＴ）にシフトされることとなる。

【００３７】一方、第２のラッチ回路２６からは、ステ
ップ（１）でラッチされたアドレス“１”が出力されて
ＲＡＭ１８に与えられる。この場合もＲ／Ｗ信号はＲ状
態である。また、第２のラッチ回路２６の出力は第２の
切換器２３を介して第２の加算器３５で１インクリメン
トされ、アドレス値“２”が第２のラッチ回路２６でラ
ッチされる。

【００３８】結局、このステップではＲＡＭ１７にアド
レス“０”、ＲＡＭ１８にアドレス“１”が与えられ、
読出しが行われる。

【００３９】（３）第１のラッチ回路２５にラッチされ
ているアドレス“４”、及び第２のラッチ回路２６にラ
ッチされているアドレス“２”が出力され、それぞれＲ
ＡＭ１７及びＲＡＭ１８に与えられる。この場合もＲ／
Ｗ信号はＲ状態である。また、第１のラッチ回路２５の
出力は、第１の切換器２２を介して第１の加算器２８で
デクリメントされ、第１のラッチ回路２５でラッチされ
る。第２のラッチ回路２６の出力は、第２の切換器２３
を介して第２の加算器３５でインクリメントされ、第１
のラッチ回路２６でラッチされる。これにより第１及び
第２のラッチ回路２５、２６には、いずれもアドレス
“３”がラッチされることとなる。

【００４０】結局、このステップではＲＡＭ１７にアド
レス“４”、ＲＡＭ１８にアドレス“２”が与えられ、
読出しが行われる。

【００４１】（４）ステップ（３）と同様の動作によ
り、双方のラッチ回路の内容がＲＡＭ１７及びＲＡＭ１
８に与えられる。また、双方のラッチ回路の内容は１ず
つデクリメント又はインクリメントされ、いずれの値も
“３”となり、それぞれラッチされる。

【００４２】結局、このステップではＲＡＭ１７及び１
８の双方にアドレス“３”が与えられ、読出しが行われ
る。

【００４３】（５）ステップ（３）と同様の動作によ
り、双方のラッチ回路の内容がＲＡＭ１７及びＲＡＭ１
８に与えられると共に、Ｒ／Ｗ信号はＲ状態となる。ま
た、第２の切換器２３の出力は第２の比較器３６にも入
力されるが、このときの値はトップアドレスＡＴに等し
くなっているため、一致信号３８が出力される。これに
より、第５の切換器３９ではボトムアドレスＡＢ（＝
“０”）が選択され、第２のラッチ回路２６に入力され
る。このように、アドレスの現在値が上限値を上回った
場合には下限値にシフトされることとなる。

【００４４】結局、このステップでは、ＲＡＭ１７にア
ドレス“２”、ＲＡＭ１８にアドレス“４”が与えら
れ、読出しが行われる。

【００４５】（６）ステップ（３）と同様の動作である
が、このステップでは第１のラッチ回路２５の出力をレ
ジスタ２１に書き込む動作を行う。これにより、それま
でのレジスタ２１の値“０”が“１”に変更される。こ
れにより、次のサイクルにおけるステップ（１）の動作
時にアドレス値がインクリメントされることとなる。結
局、このステップでは、ＲＡＭ１７にアドレス“１”、
ＲＡＭ１８にアドレス“０”が与えられ、読出しが行わ
れる。

【００４６】（７）第２のラッチ回路２６からアドレス
“１”を出力しＲＡＭ１８に与えると共に、Ｒ／Ｗ信号
をＷ状態とする。

【００４７】以上のようなステップにより、図７（Ａ）
に示したような動作表を得ることができる。また、同図
（Ｂ）〜（Ｅ）に示した動作表も同様にして得ることが
できる。

【００４８】このようなディジタルフィルタに、例えば
図１０に示したような単一のパルスを入力すると、その
応答特性は同図（Ｂ）に示したようになり、このフィル
タはナイキストフィルタとして動作することとなる。

【００４９】なお、本実施例では入力データを２つのＲ
ＡＭに分割して記憶させて処理を行うこととしたが、単
一のＲＡＭを２面に分けてアドレス制御を行うようにし
てもよい。また、読み出しと書き込みが可能なメモリで
あればＲＡＭに限らないのはもちろんである。

【００５０】また、本実施例では、２倍オーバーサンプ
リング用のナイキストフィルタについて説明したが、こ
のほか例えば４倍又は８倍のオーバーサンプリングを行
うフィルタも同様に構成することができる。この場合に
は、ＲＡＭ内を２倍、４倍、８倍オーバーサンプリング
用のデータ領域に分割し、各モードごとにアドレス制御
を切り換えるようにすればよい。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
ナイキストフィルタのようにフィルタ係数が左右対称な
形である場合には、入力データを時系列上で前半と後半
とに分けて２つのメモリに記憶させておき、これらのメ
モリの相互に対応するアドレスからデータを同時に読み
出して以後の演算処理を行うこととしたので、従来の手
順とは逆の、データ加算後に係数を乗ずるという手順で
演算を行うことができる。このため、乗算の回数を従来
の約２分の１に減らすことができ、処理プログラムのス
テップ数も約２分の１となる。従って、フィルタ全体と
しての処理速度を向上させることができるという効果が
ある。また、従来の処理速度を低下させずに従来の約２
倍の次数のフィルタを構成することができ、良好な特性
を得ることが容易になるという効果もある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるディジタルフィルタ
を示すブロック図である。

【図２】このディジタルフィルタに用いるＲＡＭのメモ
リマップを示す説明図である。

【図３】このディジタルフィルタの動作を説明するため
の動作表である。

【図４】このディジタルフィルタの動作を説明するため
の流れ図である。

【図５】このディジタルフィルタのＲＡＭ内のデータの
変化を示す説明図である。

【図６】このディジタルフィルタに入力されるデータを
示す説明図である。

【図７】このディジタルフィルタのアドレス制御部の動
作を説明するための説明図である。

【図８】このディジタルフィルタのアドレス制御部を示
すブロック図である。

【図９】このアドレス制御部に入力される各種選択信号
の論理値を示す説明図である。

【図１０】一般的ナイキストフィルタのパルス応答特性
を示す説明図である。

【図１１】従来のディジタルフィルタを示すブロック図
である。

【符号の説明】

１１−１〜１１−１０遅延器１２−１〜１２−５加算器１３−０〜１３−５乗算器１５加算器１７，１８ＲＡＭ１９アドレス制御部

Claims

【特許請求の範囲】

【請求項１】時系列で入力される各データにそれぞれ
乗ぜられるフィルタ係数の列がその中央を中心として左
右対称となっているディジタルフィルタであって、入力された所定個数のデータを前半部分と後半部分に分
けて記憶する第１及び第２のメモリと、これら双方のメモリから、それぞれ対称関係にあるデー
タを、所定のシーケンスに従って循環的に同時に読み出
す読出手段と、この読出手段により読み出されたデータ同士をそれぞれ
加算する加算手段と、これらの加算手段による加算結果にそれぞれ対応するフ
ィルタ係数を乗ずる複数の乗算手段と、これらの乗算手段による乗算結果を累算する累算手段と
を具備することを特徴とするディジタルフィルタ。