JPH0546547A

JPH0546547A - データ処理装置

Info

Publication number: JPH0546547A
Application number: JP22840091A
Authority: JP
Inventors: Shinko Yamada; 眞弘山田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-08-12
Filing date: 1991-08-12
Publication date: 1993-02-26

Abstract

(57)【要約】【目的】ＦＩＦＯメモリへのデータ書き込みが完全に
終了する前に、ＦＩＦＯメモリのステータスを毎回調べ
ることなくデータの読み出しを行うことの可能なデータ
処理装置を提供する。【構成】ＦＩＦＯメモリ５は、ＦＵＬＬ状態になった
時に割り込みがかかる様になっており、第１のＣＰＵ１
は、ステータスを調べることなく、データを書き込むこ
とができる。データ数カウンタ１０は、ＦＩＦＯメモリ
５に格納されているデータ数（書き込まれたデータ数−
読み出されたデータ数）を係数する。第２のＣＰＵ６
は、データが必要になった時、ＦＩＦＯメモリ５からデ
ータを読み出すが、このときデータ数カウンタ１０の値
を読み出す。この値が０でなければ、ステータスを調べ
ることなく、そのカウント数だけＦＩＦＯメモリ５から
データを読み出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に係り、
例えば、プリンタ・コントローラにおける、ＣＰＵ間の
データ転送を行うデータ処理装置に関する。

【０００２】

【従来の技術】複数の処理ユニット間をＦＩＦＯメモリ
でインタフェースすることで、各処理ユニットを並列に
動作させて処理ユニット間の独立性を高め、処理の高速
化を図ることが行われる場合がある。

【０００３】例えばＣＰＵ（中央処理装置）間で、一定
の処理を分担して行うために、ＦＩＦＯメモリを介して
データの受渡しを行うことが行われる。このうよな方法
として、特開平２−１１２０５１号公報に記載された第
１の方法がある。これは、２つのマイクロ・プロセッサ
間のデータ転送方法として、まず、送りたいデータを主
メモリから読み出して、ＦＩＦＯメモリに書き込む。こ
の時、アップ・ダウン・カウンタにより、データを書き
込むごとにカウント・アップしていく。そして、全部デ
ータを書き込んだ後、他方のマイクロ・プロセッサに割
り込みをかける。割り込みを受けた側のマイクロ・プロ
セッサは、ＦＩＦＯメモリからデータを読み出して、主
メモリに書き込む。この時、アップ・ダウン・カウンタ
をカウント・ダウンしていき、元の値になったら、読み
出しを行っているマイクロ・プロセッサに割り込みをか
けるものである。この方法によれば、ＦＩＦＯメモリの
状態を調べることなく、データの読み出しを行うことが
できる。また、書き込みに関しても、ＦＩＦＯメモリの
容量を越えない範囲であれば、ＦＩＦＯメモリの状態を
調べる必要がない。

【０００４】また、別の方法として、例えば、２つの処
理ユニットから成り立っており、最初の処理ユニットを
処理ユニットＡ、後がわの処理ユニットを処理ユニット
Ｂとすると、次のような第２の方法も採られていた。処
理ユニットＡは、必要な処理を行った後、ＦＩＦＯメモ
リのフル・フラグの状態を確認しながら、処理済みのデ
ータを順次ＦＩＦＯメモリに書き込むという動作を繰り
返す。一方、処理ユニットＢは、ＦＩＦＯメモリのエン
プティ・フラグを見ながら、ＦＩＦＯメモリが読み出し
可能状態になったら、ＦＩＦＯメモリからデータを読み
出して必要な処理を行うということを繰り返している。

【０００５】

【発明が解決しようとする課題】前記第１の方法を使用
した場合、事前に転送情報のやり取りが不要であるとい
う特徴があるが、ＦＩＦＯメモリへのデータの書き込み
が完全に終了するまで、ＦＩＦＯメモリからの読み出し
が行えないという問題がある。一般的には、処理開始時
に全部のデータがそろっている必要はなく、プログラム
がデータを要求した時点で、データがあれば良い。この
ため、読み出し側のＣＰＵからは、ＦＩＦＯメモリにデ
ータが入った時点から、データの読み出しが可能となる
ことが好ましい。そこで、本発明は、ＦＩＦＯメモリへ
のデータ書き込みが完全に終了する前から、ＦＩＦＯメ
モリのステータスを毎回調べる必要なく、ＦＩＦＯメモ
リからのデータ読み出しを実現することの可能なデータ
処理装置を提供することを第１の目的とする。

【０００６】一方、複数の処理ユニットを並列に動作さ
せ、ユニット間をＦＩＦＯメモリでインターフェースす
るという第２の方法は、１つの処理ユニットで実行する
のに比べ、処理ユニットの数の倍数分、処理速度を向上
させることも可能であるが、実際には、処理ユニットの
数の倍数分の処理速度を得ることは難しい。この原因と
して、ＦＩＦＯメモリのエンプティ・フラグを読んでき
て、ＦＩＦＯメモリが読み出し可能状態にあるかどうか
のステータス・チェックを毎回行わなければならないこ
とがある。また、ＦＩＦＯメモリが書込み可能状態にあ
るかどうかのステータス・チェックのために、ＦＩＦＯ
メモリのフル・フラグのリード・オペレーションを毎回
行わなければならないことがある。これを行わないと、
ＦＩＦＯメモリがフル状態であるのに、ＣＰＵが書込み
要求を出した場合、ＦＩＦＯメモリがフルでなくなるま
で、ＣＰＵのＦＩＦＯメモリに対するライトのバス・サ
イクルが続行し、インタラプトの受付や、リフレッシュ
をすることができなくなってしまうという問題がある。

【０００７】そこで本発明は、処理に時間のかかる、Ｆ
ＩＦＯメモリのエンプティ・フラグをリードするための
リード・オペレーションをなくし、処理速度を向上させ
ることの可能なデータ処理装置を提供することを第２の
目的とする。また、インタラプトの受付やリフレッシュ
ができなくなってしまうという問題を発生させることな
く、処理速度の低下の原因となる、ＦＩＦＯメモリのフ
ル・フラグのリード・オペレーションを不要にするデー
タ処理装置を提供することを第３の目的とする。

【０００８】

【課題を解決するための手段】請求項１記載の発明で
は、ＦＩＦＯメモリに格納されているデータ数を係数す
る係数手段と、この係数手段による係数値を読み出す読
み出し手段とをデータ処理装置に具備させて、前記第１
の目的を達成する。

【０００９】請求項２記載の発明では、処理ユニットか
らの読み出し要求に対して前記ＦＩＦＯメモリが読み出
し可能状態にあるか否かを判断する状態判断手段と、こ
の状態判断手段で前記ＦＩＦＯメモリが読み出し可能で
あると判断された場合にＦＩＦＯメモリの出力データを
そのまま前記処理ユニットに供給し、読み出し不可能状
態と判断された場合にデータとして存在しないパターン
のデータを前記読み出し要求のあった処理ユニットに供
給するデータ供給手段とをデータ処理装置に具備させ
て、前記第２の目的を達成する。請求項３記載の発明で
は、請求項２記載のデータ処理装置のデータ供給手段
が、ＦＩＦＯメモリのデータ・バス幅よりも多いデータ
・バス幅の処理ユニットからのデータ・リード要求に対
して、前記ＦＩＦＯメモリのデータ転送に使用しないバ
スのビットを使用して、データが有効であるか否かの信
号を供給することにより、前記第２の目的を達成する。

【００１０】請求項４記載の発明では、ＦＩＦＯメモリ
のライト・アドレスと同一のライト・アドレスとしてマ
ッピングされたレジスタと、ＦＩＦＯメモリにデータを
書込みできないときに前記レジスタに当該データを格納
し、処理ユニットに対して割り込みを行う手段とをデー
タ処理装置に具備させて、前記第３の目的を達成する。
請求項５記載の発明では、複数のＦＩＦＯメモリのライ
ト・アドレスと同一のライトアドレスとしてマッピング
されたレジスタと、データを所定のＦＩＦＯメモリに書
込みできないときに前記レジスタに当該データと対象と
なる所定のＦＩＦＯメモリを識別する情報とを格納し、
処理ユニットに対して割り込みを行う手段とをデータ処
理装置に具備させて、前記第３の目的を達成する。

【００１１】

【作用】請求項１記載の発明では、ＦＩＦＯメモリ内に
入っているデータ数を計数する手段を持ち、これを外部
から読みだすことにより、ＦＩＦＯメモリの状態チェッ
クを毎回行う必要がない。

【００１２】請求項２記載の発明では、状態判断手段で
ＦＩＦＯメモリの読み出し可能状態か否かを判断する。
読み出し不可能状態の場合にデータ供給手段から読み出
し要求の出された処理ユニットに対して、ＦＩＦＯメモ
リのエンプティ・フラグをエンコードする。請求項３記
載の発明では、処理ニットに比べＦＩＦＯメモリのデー
タ・バス幅の方が少ないので、データ供給手段は、ＦＩ
ＦＯメモリのデータの転送時に使用しないデータ・バス
のビットを使って、ＦＩＦＯメモリのエンプティ・フラ
グを送る。

【００１３】請求項４記載の発明では、ＦＩＦＯメモリ
のライト・アドレスと同じライト・アドレスとして、マ
ッピングされているレジスタを持ち、ＦＩＦＯメモリに
ライトできない時に、ライト・データを保持し、ＣＰＵ
に対して割り込みをかける。そして、割り込みを受けた
処理ユニットは、ＦＩＦＯメモリがライトできる状態に
なるのを待って、レジスタに保持されているＦＩＦＯメ
モリへのライト・データをＦＩＦＯメモリにライトす
る。これにより、例えばインタラプトの受付や、リフレ
ッシュができなくなってしまうという問題を発生させる
ことなく、ＦＩＦＯメモリのフル・フラグのリードが不
要になる。また、請求項５記載のでは、複数のＦＩＦＯ
メモリのどのライト・アドレスとも同じライト・アドレ
スとしてマッピングされているレジスタを持ち、ＦＩＦ
Ｏメモリにライトできない時に、ＦＩＦＯメモリにライ
ト・できない時に、ライトするデータと、対象のＦＩＦ
Ｏメモリを識別するための情報とを保持し、処理ユニッ
トに対して割り込みをかける。そして、割り込みを受け
付けた処理ユニットは、対象のＦＩＦＯメモリを認識
し、対象のＦＩＦＯメモリへのライト・データをＦＩＦ
Ｏメモリにライトする。このため、複数のＦＩＦＯメモ
リを備えるシステムに対し、個々にライト・データ保持
用のレジスタを備える必要がなくるな。

【００１４】

【実施例】以下、本発明のデータ処理装置における好適
な実施例を、図１ないし図１６を用いて詳細に説明す
る。第一発明図１は第１発明のデータ処理装置における一実施例の構
成を表したものであり、２つのＣＰＵを用いて、パイプ
ライン的に処理していくマルチＣＰＵシステムとなって
いる。この図において、第１のＣＰＵ１は、第１のＲＯ
Ｍ（リード・オンリ・メモリ）２に記述されているプロ
グラムに従って、第１のＲＡＭ（ランダム・アクセス・
メモリ）３をワーキング・メモリとして使用しながら、
データ処理装置における全処理の内、前処理を担当する
ようになっている。

【００１５】４は外部インターフェースであり、データ
処理装置で処理されるデータがこの外部インターフェイ
ス４から入力される。５はＦＩＦＯメモリであり、第１
のＣＰＵ１側から、処理データを第２のＣＰＵ６側に転
送するために使用される。ＦＩＦＯメモリ５は、ＦＵＬ
Ｌ状態になった時に、割り込みがかかる様になってい
る。第２のＣＰＵ６は、第２のＲＯＭ７に記述されてい
るプログラムに従って、第２のＲＡＭをワーキング・メ
モリとして使用しながら、データ処理装置の全処理の後
処理を行う。第２のＣＰＵ６による処理結果は、第２の
外部インターフェイス９通して、外部に出力されるよう
になっている。１０はデータ数カウンタであり、ＦＩＦ
Ｏメモリ５に書き込んだデータの数と、ＦＩＦＯメモリ
５から読み出したデータの数の差をカウントするように
なっている。

【００１６】図２はデータ数カウンタ１０の構成を表し
たものであり、図３は各部における信号のタイムチャー
トを表したものである。図２において、１１はライト・
カウンタで、第１のＣＰＵ１からＦＩＦＯメモリ５に書
き込まれたデータの数をライト信号１２によりカウント
する。１３はリード・カウンタで、第２のＣＰＵ６がＦ
ＩＦＯメモリ５から読み出したデータの数をリード信号
１４からカウントするようになっている。

【００１７】１５はレジスタで、このレジスタ１５は、
ライト・カウンタ１１のカウンタ値を保持する。このレ
ジスタ１５は、ＦＩＦＯメモリ５への書き込みと読み出
しが非同期で行われるため、第２のＣＰＵ６（図１）で
データ数カウンタ１０のカウンタ値を読み出している時
に、データが変化しないようにするために、設けられて
いる。１６は減算器（ＳＵＢ）で、レジスタ１５の値か
らリード・カウンタ１３の値を減算する。減算した値
は、バッファー１７によって、制御されて外部に出力さ
れる。

【００１８】１８、１９は、インバーターで、図３のタ
イムチャートに示されるように、ライト信号１２、リー
ド信号１３を反転し、それぞれの立ち下がりエッジでラ
イト・カウンタ１１、リード・カウンタ１３がカウント
する様にしている。２０はアンド回路であり、ライト信
号１４とアウト・プット・イネーブル信号２１の論理積
をとっている。このアンド回路２０の出力をＤフリップ
・フロップ２２でサンプリングし、レジスタ１５のクロ
ック信号としている。

【００１９】このように構成されたデータ処理装置の動
作に付いて次に説明する。データの流れとしては、外部
インタフェース４から入力されたデータが、第１のＣＰ
Ｕ１にて前処理され、その結果が、ＦＩＦＯメモリ５に
書き込まれ、第２のＣＰＵ６側に渡される。ここで、Ｆ
ＩＦＯメモリ５は、ＦＵＬＬ状態になった時に、割り込
みがかかる様になっているので、第１のＣＰＵ１は、Ｆ
ＩＦＯメモリ５のステータスを調べることなく、データ
を書き込むことができる。一方、第２のＣＰＵ６は、デ
ータが必要になった時、ＦＩＦＯメモリ５からデータを
読み出すが、このときデータ数カウンタ１０の値を読み
出す。この値が０でなければ、その時点で、ＦＩＦＯメ
モリ５内にそのカウンタ値だけデータが入っていること
になる。そこで、第２のＣＰＵ６は、ステータスを調べ
ることなく、データ数カウンタ１０のカウント数だけＦ
ＩＦＯメモリ５からデータを読み出すことが可能とな
る。第２のＣＰＵ６は、この回数だけＦＩＦＯメモリ５
からデータを読み出した後、再びデータ数カウンタ１０
のカウンタ値を読み出し、同様の処理を繰り返す。

【００２０】図４は、第２のＣＰＵがＦＩＦＯメモリ５
からデータを読み出すときの処理の流れを表したもので
ある。まず、プログラム開始時に、変数Ｉが０に初期化
される（ステップ１）。そして、第２のＣＰＵ６は、Ｆ
ＩＦＯメモリ５のデータ読み出しの要求を発生した後
（ステップ２）、データ数カウンタ１０からカウンタ値
を読み出し、変数Ｉに代入する（ステップ３）。次に、
第２のＣＰＵ６は変数Ｉの値が０か否かを判断し、０で
ある場合（ステップ４；Ｙ）、ＦＩＦＯメモリ５にデー
タがないため、ステップ３に戻る。一方、変数Ｉが０で
ない場合（ステップ４；Ｎ）、ＦＩＦＯメモリ５からデ
ータを読み出し（ステップ５）、変数Ｉの値をＩ−１に
置き換えて（ステップ６）、ステップ５で読み出したデ
ータの処理を行う（ステップ７）。このＦＩＦＯメモリ
５からデータの読み出しとその処理を、ステップ３で代
入した回数Ｉだけ繰り返し、変数Ｉが０になった状態
で、再びステップ３に戻る。ステップ７の処理が終了し
た段階で、プログラムの終了の指示等がなった場合に
（ステップ８；Ｙ）、処理を終了する。

【００２１】第２発明次に第２発明におけるデータ処理装置の第１実施例実を
説明する。図５はデータ処理装置の構成を表したもので
ある。この実施例において、データ処理装置は第１の処
理ユニット３１および第２の処理ユニット３２を備えて
いる。第１の処理ユニット３１から第２の処理ユニット
３２に渡されるデータは、ＦＩＦＯメモリ３３、変換器
３４を介して渡されるようになっている。第１実施例で
は、ＦＩＦＯメモリ３３からリードするデータは、画像
の座標を示すベクトル・データと制御コードであり、全
ビットがＨｉｇｈというデータ・パターンは存在しな
い。そこで、変換器３４は、ＦＩＦＯメモリ３３がエン
プティである時に、ＦＩＦＯメモリ３３のデータを読み
だそうとすると、全ビットがＨｉｇｈというデータ・パ
ターンを出力するように構成されている。ＦＦ３５はフ
ル・フラグであり、ＦＩＦＯメモリ３３がフル状態であ
るか否かを示す信号である。ＥＦ３６はエンプティ・フ
ラグであり、ＦＩＦＯメモリ３３がエンプティ状態であ
るかどうかを示す信号である。

【００２２】ＷＤＡＴＡ３７は第１の処理ユニット３１
がＦＩＦＯメモリ３３への書き込むデータのデータ・バ
ス、ＦＤＡＴＡ３８はＦＩＦＯメモリ３３から読み出さ
れたデータのデータ・バスである。ＲＤＡＴＡ３９はＦ
ＩＦＯメモリ３３からデータが読み出されていれば、Ｆ
ＤＡＴＡ３８の内容を出力し、ＦＩＦＯメモリ３３がエ
ンプティであるため、データが読み出せないのであれ
ば、全てのビットをＨｉｇｈとして出力する、データ・
バスである。ＷＲ４０は第１の処理ユニット３１がＦＩ
ＦＯメモリ３３に書き込むためのライト・パルス、ＲＤ
４１は第２の処理ユニット３２がＦＩＦＯメモリ３３の
データのリードを要求していることを示すリード・パル
スである。ＦＲＤ４２はＦＩＦＯメモリ３３が読み出し
可能状態にある時のみ、ＲＤ４１の内容を伝える。

【００２３】図６は、このうよに構成された第１実施例
における、第１の処理ユニット３１のフローチャートを
示し、図７は第２の処理ユニット３２のフローチャート
を表したものである。本実施例では、第１の処理ユニッ
ト３１が全体の処理の前半部分を担当し、第２の処理ユ
ニット３２が後半部分の処理を担当する。

【００２４】図６において、第１の処理ユニット３１は
前処理を行い（ステップ１）、ＦＩＦＯメモリ３３に書
き込むデータがあれば（ステップ２）、ＦＩＦＯメモリ
３３がフル状態でなくなるのを待って（ステップ３）、
ＦＩＦＯにデータを書き込む（ステップ４）。そして、
ＦＩＦＯメモリ３３に書き込むデータがまだあるかを調
べ、データがなければ（ステップ２；Ｎ）、前処理の実
行（ステップ１）に戻る。一方、第２の処理ユニット３
２では、図７に示す様に、ＦＩＦＯメモリ３３からデー
タを読み出し（ステップ１）、全ビットがＨｉｇｈでな
いデータを必要な個数、ＦＩＦＯメモリ３３から読み出
し（ステップ２、３）、後処理を行い（ステップ４）、
ステップ１に戻る。

【００２５】次に、第２発明における第２実施例につい
て、その構成を表した図８に従って説明する。この第２
の実施例のデータ処理装置では、第１実施例と異なり、
ＦＩＦＯメモリ５３のデータ・バス幅が１６ビットで構
成されている。このため、ＷＤＡＴＡ５７とＦＤＡＴＡ
５８が１６ビットのバス幅で構成されている。また、第
１実施例における変換器３４の代わりに、１６ｂｉｔ／
３２ｂｉｔの変換器５４を備えている。

【００２６】３２ビット変換器５４は、ＦＩＦＯメモリ
５３からの読み出しが可能な時に、読み出した１６ビッ
トのデータを３２ビットの内の下位１６ビットとし、上
位１６ビットを全てＬｏｗとして、第２の処理ユニット
５２に渡す。ＦＩＦＯメモリ５３からの読み出しが不可
能な時に、変換器５４は、３２ビットの内の上位１６ビ
ットを全てＨｉｇｈとして、第２の処理ユニット５２に
渡す。また、ＦＩＦＯメモリ５３が読み出し可能状態に
ある時には、ＦＲＤ６２は、ＲＤ６１の信号と同じもの
を出力するが、ＦＩＦＯメモリ５３が読み出し不可能状
態にある時には、ＦＲＤ６２は無効のままである。

【００２７】図９は、このうよに構成された第２実施例
における、第２の処理ユニット５２のフローチャートを
表したものである。なお、第１の処理ユニット５１のフ
ローチャートは、第１の実施例における第１の処理ユニ
ット３１のフローチャート（図６）と同様であるので、
説明を省略する。この図９において、第１実施例におけ
る第２の処理ユニット３２のフローチャート（図７）と
異なる点は、ＦＩＦＯメモリ５３から読み出したデータ
が有効であるかどうかのチェックに、ＦＩＦＯメモリ５
３から読み出したデータが負かどうかで調べている点で
ある。第２実施例では、ＦＩＦＯメモリ５３から読み出
しが不可能の時、３２ビットの内上位の１６ビットを全
てＨｉｇｈとしているので、この場合には負となる。

【００２８】第３発明次に第３発明におけるデータ処理装置の第１実施例実を
説明する。図１０は第１実施例におけるデータ処理装置
の構成を表したものである。このデータ処理装置はマル
チＣＰＵ構成となっており、処理の前半部分を第１のＣ
ＰＵ７１が担当し、後半部分の処理を第２のＣＰＵ７２
が担当するようになっている。そして、第１のＰＵ７１
と第２のＣＰＵ７２との間のデータの受渡しは、ＦＩＦ
Ｏメモリ７３を介して行われる。図１において、第１の
ＣＰＵ７１は、第１のＲＯＭ７４に記述されたプログラ
ムを第１のＤＲＡＭ７５を使用しながら実行し、その処
理結果をＦＩＦＯメモリ７３にライトすることで第２の
ＣＰＵ７２側に渡す。

【００２９】レジスタ７６は、ＦＩＦＯメモリ７３と同
一のライト・アドレスとしてマッピングされているレジ
スタである。レジスタ７６は、ＦＩＦＯメモリ７３との
間に、ＦＩＦＯメモリ７３がフル状態であるかどうかを
示す信号であるＦＦ７７と、ＦＩＦＯメモリに対するラ
イトパルスであるＷＦ７８の信号線を備えている。ま
た、レジスタ７６は、第１のＣＰＵ７１との間に、ＣＰ
Ｕに対してて割り込みをかけるための信号であるＩＮＴ
７８の信号線を備えている。

【００３０】このレジスタ７６は、第１のＣＰＵ７１が
ＦＩＦＯメモリ７３に対してライト要求を出した時に、
ＦＩＦＯメモリ７３がフル状態であるか否かを確認し、
フル状態でなければ、ＷＦ７８を有効にして、ＦＩＦＯ
メモリ７３にライト要求を出す。一方、ＦＩＦＯメモリ
７３がフル状態であれば、ＦＩＦＯメモリ７３に対する
ライト・データをＦＩＦＯメモリ７３の代わりに保持
し、ＩＮＴ７９を有効にして、第１のＣＰＵ７１に対し
て割り込みをかける。この時、ＷＦ７８は無効のまであ
る。第２のＣＰＵ７２は、第２のＲＯＭ８０に記述され
ているプログラムに従い、データをＦＩＦＯメモリ７３
から読み出し、第２のＤＲＡＭ８１を使いながら実行す
る。

【００３１】このように構成されたデータ処理装置の動
作について次に説明する。図１１は第１のＣＰＵ７１が
実行する処理動作を表したものである。第１のＣＰＵ７
１は、前処理を行い（ステップ１）、ＦＩＦＯメモリ７
３に書き込むデータが有るかを調べ、データがあれば
（ステップ２；Ｙ）、ＦＩＦＯメモリ７３にデータを書
き込む（ステップ３）。そして、ステップ２に戻って、
ＦＩＦＯメモリ７３に書き込むデータが残っているかを
調べ、無くなったら（ステップ２；Ｎ）、ステップ１に
戻る。

【００３２】図１２は、第２のＣＰＵ７２が実行する処
理の動作を表したものである。第２のＣＰＵ７２は、Ｆ
ＩＦＯメモリ７３にデータをあるかを調べ（ステップ
１）、データがあれば、ＦＩＦＯメモリ７３からデータ
を読み出す（ステップ２）。必要な個数のデータを全部
読み出していれば（ステップ３；Ｙ）、後処理を実行し
（ステップ１４）、その後ステップ１１に戻る。

【００３３】図１３は、ＦＩＦＯメモリ７３がフル状態
である時に、ＦＩＦＯメモリ７３に対して、ライト要求
を出した時に発生する割り込みの処理ルーチンを表した
ものである。図１３において、レジスタ７６からＦＩＦ
Ｏメモリ７３へのライト・データを読み出し（ステップ
１）、ＦＩＦＯメモリ７３がフル状態でなくなるのを待
って（ステップ２）、レジスタ７６から読み出したデー
タをＦＩＦＯメモリ７３に書き込む（ステップ３）。そ
して、割り込み処理ルーチンからリターンする。

【００３４】次に、第３発明における第２実施例につい
て、その構成を表した図１４に従って説明する。この第
２実施例では、３個のＣＰＵにより処理を行う構成とな
っており、最初に第１のＣＰＵ８３が処理を行い、その
後の処理を第２のＣＰＵ８４、または、第３のＣＰＵ８
５が行う構成となっている。そして、第１のＣＰＵ８３
から第２のＣＰＵ８４へのデータの受渡しには、第１の
ＦＩＦＯメモリ８６が使われ、第１のＣＰＵ８３から第
３のＣＰＵ８５へのデータの受渡しには、第２のＦＩＦ
Ｏメモリ８７が使われる。

【００３５】図１４において、第１のＣＰＵ８３は、第
１のＲＯＭ８８に記述されたプログラムを第１のＤＲＡ
Ｍ８９を使用しながら実行し、処理結果を第１のＦＩＦ
Ｏメモリ８６、または、第２のＦＩＦＯメモリ８７に書
込むことで、第２のＣＰＵ８４または第３のＣＰＵ８５
に渡す。

【００３６】レジスタ９０は、第１のＦＩＦＯメモリ８
６のライト・アドレスとしても、第２のＦＩＦＯメモリ
８７のアドレスとしてもマッピングされているレジスタ
である。そして、レジスタ９０は、第１のＦＩＦＯメモ
リ８６との間に、第１のＦＩＦＯメモリ８６がフル状態
であるかを示す信号であるＦＦ９１と、第１のＦＩＦＯ
メモリ８６に対するライト・パルスであるＷＦ９２の信
号線を備えている。また、レジスタ９０は、第２のＦＩ
ＦＯメモリ８７との間に、第２のＦＩＦＯメモリ８７が
フル状態であるかを示す信号であるＦＦ９４と、第２の
ＦＩＦＯメモリ８７に対するライト・パルスであるＷＦ
９５の信号線を備えている。さらに、レジスタ９０は、
第１のＣＰＵ８３との間に、ＣＰＵに対して割り込みを
かけるための信号であるＩＮＴ９３の信号線を備えてい
る。

【００３７】レジスタ９０は、第１のＣＰＵ８３が第１
のＦＩＦＯメモリ８６または、第２のＦＩＦＯメモリ８
７に対して、ライト要求を出した時、対象のＦＩＦＯメ
モリがフル状態であれば、ＦＩＦＯメモリに対するライ
ト・データをＦＩＦＯメモリの代わりに保持し、また、
対象のＦＩＦＯメモリを識別するために、アドレスを保
持し、ＩＮＴ２９を有効にして、第１のＣＰＵ８３に対
して、割り込みをかける。このとき、ＷＦ９２もＷＦ９
５も無効のままである。

【００３８】このように構成された第２実施例の動作を
次に説明する。ただし、第２のＣＰＵ８４と第３のＣＰ
Ｕ８５の処理動作は、第１実施例における第２のＣＰＵ
７２の処理動作（図１２）と同様なので、説明を省略す
ることとする。図１５は、第１のＣＰＵ８３が実行する
処理動作を表したものである。第１のＣＰＵ８３は、前
処理を行い（ステップ１）、第１のＦＩＦＯメモリ８６
に書き込むデータがあるかを調べ、データがあれば（ス
テップ２；Ｙ）、第１のＦＩＦＯメモリ８６にデータを
書き込んで（ステップ３）、ステップ２に戻る。一方、
第１のＦＩＦＯメモリ１に書込むデータが無ければ（ス
テップ２；Ｎ）、第２のＦＩＦＯメモリ８７に書き込む
データがあるかを調べる（ステップ４）。書き込むデー
タがあれば（ステップ４；Ｙ）、第２のＦＩＦＯメモリ
８７にデータを書込み（ステップ５）、ステップ４に戻
る。ステップ４で、第２のＦＩＦＯメモリ８７に書き込
むデータが無ければステップ１に戻る。

【００３９】図１６は、割り込み処理ルーチンのフロー
チャートを示す。図１６において、レジスタ９０から、
アドレスを読み出し、対象となる第１または第２のＦＩ
ＦＯメモリを認識し（ステップ１）、レジスタ９０から
第１または第２のＦＩＦＯメモリへのライト・データを
読み出す（ステップ２）。そして、対象となる第１また
は第２のＦＩＦＯメモリがフルでなくなるのをまって
（ステップ）、レジスタ９０から読み出したデータを対
象の第１または第２のＦＩＦＯメモリに書込み（ステッ
プ４）、割り込み処理からリターンする。

【００４０】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、ＦＩＦＯメモリ内に入っているデータ数を
計数する手段を持ち、これを外部から読み出しできるの
で、ＦＩＦＯメモリの状態チェックを毎回行う必要がな
い。また、完全にＦＩＦＯメモリ内にデータの書き込み
が終了するまで、待つ必要もないので、処理速度が大幅
に向上する。請求項２記載の発明では、ＦＩＦＯメモリ
が読み出し不可能状態にある時、データを読みだそうと
すると、データとして存在しないデータが読み出される
ので、ＣＰＵのデータ幅と、ＦＩＦＯメモリのデータは
ばが同じであっても、エンプティ・フラグをリードする
ためのリード・オペレーションが不要となり、処理の高
速化を図ることができる。請求項３記載の発明では、Ｆ
ＩＦＯメモリのデータ転送に使用しないデータ・バスの
ビットを使って、データが有効であるかどうかを示すの
で、ＦＩＦＯメモリにどの様なデータが存在しても、エ
ンプティ・フラグをリードするためのリード・オペレー
ションは不要となり、処理の高速化を図ることができ
る。請求項４記載の発明によれば、ＦＩＦＯメモリのラ
イト・アドレスと同じライト・アドレスとして、レジス
タを持っていて、ＦＩＦＯメモリにライトが行えない時
に、ライト・データを保持して、そのバス・サイクルを
終了させ、ＣＰＵに割り込みをかけるので、割り込みを
受けない、リフレッシュができないという問題点を発生
指せずに、ＦＩＦＯメモリのフル・フラグ・チェックを
不要にする。このため、処理の高速化が図れる。請求項
５記載の発明では、複数のＦＩＦＯメモリのライト・ア
ドレスと同じライト・アドレスとして、レジスタを持っ
ていて、ＦＩＦＯメモリにライトが行えない時に、ライ
ト・データと、対象のＦＩＦＯメモリを識別するための
情報を保持するので、ＦＩＦＯメモリの個数分のライト
・データを保持用のレジスタを備えずに、複数のＦＩＦ
Ｏメモリに対して、請求項１の効果が得られる。

【図面の簡単な説明】

【図１】第１発明のデータ処理装置における実施例の構
成図である。

【図２】同上、データ数カウンタの構成図である。

【図３】同上、データ数カウンタの各部における信号の
タイムチャートである。

【図４】同上、第２のＣＰＵがＦＩＦＯメモリからデー
タを読み出すときのフローチャートである。

【図５】第２発明のデータ処理装置における第１実施例
の構成図である。

【図６】同上、第１実施例の第１の処理ユニットにおけ
る動作を示すフローチャートである。

【図７】同上、第１実施例の第２の処理ユニットにおけ
る動作を示すフローチャートである。

【図８】第２発明のデータ処理装置における第２実施例
の構成図である。

【図９】同上、第２実施例の第２の処理ユニットにおけ
る動作を示すフローチャートである。

【図１０】第３発明のデータ処理装置における第１実施
例の構成図である。

【図１１】同上、第１の実施例における第１のＣＰＵの
処理動作を示すフローチャートである。

【図１２】同上、第２のＣＰＵの処理動作を示すフロー
チャートである。

【図１３】同上、割り込みの処理ルーチンを示すフロー
チャートである。

【図１４】第３発明のデータ処理装置における第２実施
例の構成図である。

【図１５】同上、第２実施例における第１のＣＰＵの処
理動作を示すフローチャートである。

【図１６】同上、割り込み処理ルーチンを示すフローチ
ャートである。

【符号の説明】

１第１のＣＰＵ５ＦＩＦＯメモリ６第２のＣＰＵ１０データ数カウンタ１１ライトカウンタ１３リードカウンタ１５レジスタ１６減算器１７バッファ３１、５１第１の処理ユニット３２、５２第２の処理ユニット３３、５３ＦＩＦＯメモリ３４、変換器５４１６ビット／３２ビット変換器７１第１のＣＰＵ７２第２のＣＰＵ７３ＦＩＦＯメモリ７６レジスタ

Claims

【特許請求の範囲】

【請求項１】複数の処理ユニット間をＦＩＦＯメモリ
でインタフェースすることで、各処理ユニットが並列に
動作するように構成したデータ処理装置において、前記ＦＩＦＯメモリに格納されているデータ数を係数す
る係数手段と、この係数手段による係数値を読み出す読み出し手段とを
具備することを特徴とするデータ処理装置。
【請求項２】複数の処理ユニット間をＦＩＦＯメモリ
でインタフェースすることで、各処理ユニットが並列に
動作するように構成したデータ処理装置において、処理ユニットからの読み出し要求に対して前記ＦＩＦＯ
メモリが読み出し可能状態にあるか否かを判断する状態
判断手段と、この状態判断手段で前記ＦＩＦＯメモリが読み出し可能
であると判断された場合にＦＩＦＯメモリの出力データ
をそのまま前記処理ユニットに供給し、読み出し不可能
状態と判断された場合にデータとして存在しないパター
ンのデータを前記読み出し要求のあった処理ユニットに
供給するデータ供給手段とを具備することを特徴とする
データ処理装置。
【請求項３】データ供給手段は、ＦＩＦＯメモリのデ
ータ・バス幅よりも多いデータ・バス幅の処理ユニット
からのデータ・リード要求に対して、前記ＦＩＦＯメモ
リのデータ転送に使用しないバスのビットを使用して、
データが有効であるか否かの信号を供給することを特徴
とする請求項２記載のデータ処理装置。
【請求項４】複数の処理ユニット間をＦＩＦＯメモリ
でインタフェースすることで、各処理ユニットが並列に
動作するように構成したデータ処理装置において、前記ＦＩＦＯメモリのライト・アドレスと同一のライト
・アドレスとしてマッピングされたレジスタと、前記ＦＩＦＯメモリにデータを書込みできないときに前
記レジスタに当該データを格納し、処理ユニットに対し
て割り込みを行う手段とを具備することを特徴とするデ
ータ処理装置。
【請求項５】複数の処理ユニット間を複数のＦＩＦＯ
メモリでインタフェースすることで、各処理ユニットが
並列に動作するように構成したデータ処理装置におい
て、前記複数のＦＩＦＯメモリのライト・アドレスと同一の
ライトアドレスとしてマッピングされたレジスタと、データを所定のＦＩＦＯメモリに書込みできないときに
前記レジスタに当該データと対象となる所定のＦＩＦＯ
メモリを識別する情報とを格納し、処理ユニットに対し
て割り込みを行う手段とを具備することを特徴とするデ
ータ処理装置。