JPH0544051B2 - - Google Patents
Info
- Publication number
- JPH0544051B2 JPH0544051B2 JP59153602A JP15360284A JPH0544051B2 JP H0544051 B2 JPH0544051 B2 JP H0544051B2 JP 59153602 A JP59153602 A JP 59153602A JP 15360284 A JP15360284 A JP 15360284A JP H0544051 B2 JPH0544051 B2 JP H0544051B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- test circuit
- standby signal
- input terminal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
〔技術分野〕
本発明は１チツプに構成され、かつスタンバイ
機能を有するマイクロコンピユータのテスト回路
に関する。 〔従来技術〕 プログラム用メモリ（ROM）等を同一チツプ
上に構成したマイクロコンピユータの出荷検査時
において内部ROMによる動作を確認すること
は、内部ROMの内容が使用者毎に違うため一般
に不可能とされている。 そこで、チツプ内部にテスト回路およびテスト
回路制御信号の入力端子（テスト端子）を設け、
制御信号によつてテスト回路を制御しながら、次
のようなマイクロコンピユータのテストが行なわ
れている。まず、チツプの外に設けたテスト用の
外付けROM（ICを測定するための自動測定器等
のメモリ）を用いて外部より命令コードデータを
入力し、内部ROM以外の動作確認を行なう。次
に内部ROMが自らのROMコードデータを外部
端子に出力して、内部ROMの内容がテストされ
る。しかしながらこのようなテスト端子は通常動
作状態では全く不要である。そこで、独立したテ
スト端子を設けずに、特定の入力端子をテスト端
子と共有して用い、この端子に通常動作状態では
あり得ない高電圧の制御信号を入力することによ
つてテスト状態とするテスト回路が使用される。 第２図はこのようなテスト回路の従来例を内蔵
したマイクロコンピユータの要部のブロツク図で
ある。マイクロコンピユータ１はテスト回路２、
CPU３、内部ROM４、バス５からなり、これに
外部ROM６が設けられている。テスト回路２
は、テスト端子ｃ、インバータａ，ｂ、抵抗R1，
R2から構成されている。ここで、抵抗R1，R2の
抵抗比は、インバータａ，ｂの出力レベルVa，
Vbがテスト端子ｃに印加する電圧レベルVeによ
つて表１に示した３種類のモードM1〜M3になる
ようにあらかじめ決められている。
機能を有するマイクロコンピユータのテスト回路
に関する。 〔従来技術〕 プログラム用メモリ（ROM）等を同一チツプ
上に構成したマイクロコンピユータの出荷検査時
において内部ROMによる動作を確認すること
は、内部ROMの内容が使用者毎に違うため一般
に不可能とされている。 そこで、チツプ内部にテスト回路およびテスト
回路制御信号の入力端子（テスト端子）を設け、
制御信号によつてテスト回路を制御しながら、次
のようなマイクロコンピユータのテストが行なわ
れている。まず、チツプの外に設けたテスト用の
外付けROM（ICを測定するための自動測定器等
のメモリ）を用いて外部より命令コードデータを
入力し、内部ROM以外の動作確認を行なう。次
に内部ROMが自らのROMコードデータを外部
端子に出力して、内部ROMの内容がテストされ
る。しかしながらこのようなテスト端子は通常動
作状態では全く不要である。そこで、独立したテ
スト端子を設けずに、特定の入力端子をテスト端
子と共有して用い、この端子に通常動作状態では
あり得ない高電圧の制御信号を入力することによ
つてテスト状態とするテスト回路が使用される。 第２図はこのようなテスト回路の従来例を内蔵
したマイクロコンピユータの要部のブロツク図で
ある。マイクロコンピユータ１はテスト回路２、
CPU３、内部ROM４、バス５からなり、これに
外部ROM６が設けられている。テスト回路２
は、テスト端子ｃ、インバータａ，ｂ、抵抗R1，
R2から構成されている。ここで、抵抗R1，R2の
抵抗比は、インバータａ，ｂの出力レベルVa，
Vbがテスト端子ｃに印加する電圧レベルVeによ
つて表１に示した３種類のモードM1〜M3になる
ようにあらかじめ決められている。
本発明の目的はスタンバイ状態において消費電
流を抑え、マイクロコンピユータの低消費電力化
を図ることのできるテスト回路を提供することに
ある。 〔発明の構成〕 本発明のテスト回路は、入力端子と基準電位と
の間に直列接続された複数の抵抗を有し、各抵抗
の接続点を出力端子とするテスト回路において、
複数の抵抗のうち少なくとも１個はCPUから出
力されるスタンバイ信号によつてゲート電極が制
御されるMOSトランジスタから構成されること
を特徴とする。 〔実施例〕 次に本発明の実施例について図面を用いて説明
する。 第１図は本発明の一実施例に係るテスト回路を
有するマイクロコンピユータのブロツク図であ
る。マイクロコンピユータ１０はテスト回路２
０、CPU３０、プログラム用の内部ROM４０、
テスト用の外部ROM６０、CPU３０と内部
ROM４０と外部ROM６０とを結ぶバス５０か
らなる。内部ROM４０、外部ROM６０の内容
はCPU３０からそれぞれ内部ROM４０、外部
ROM６０に出力される制御信号７０，８０によ
りバス５０に出力される。 テスト回路２０は入力端子ｅ、インバータｈ、
ナンドゲートｉ、抵抗R2、MOSトランジスタｇ
からなる。抵抗R2と導通時のMOSトランジスタ
ｇのソース・ドレイン間の抵抗との抵抗比は、入
力端子ｅに印加する電圧レベルVeによつてイン
バータｈおよびナンドゲートｉの各出力レベル
Vh，Viが表−２のモードM1〜M3になるようにあ
らかじめ設定されている。
流を抑え、マイクロコンピユータの低消費電力化
を図ることのできるテスト回路を提供することに
ある。 〔発明の構成〕 本発明のテスト回路は、入力端子と基準電位と
の間に直列接続された複数の抵抗を有し、各抵抗
の接続点を出力端子とするテスト回路において、
複数の抵抗のうち少なくとも１個はCPUから出
力されるスタンバイ信号によつてゲート電極が制
御されるMOSトランジスタから構成されること
を特徴とする。 〔実施例〕 次に本発明の実施例について図面を用いて説明
する。 第１図は本発明の一実施例に係るテスト回路を
有するマイクロコンピユータのブロツク図であ
る。マイクロコンピユータ１０はテスト回路２
０、CPU３０、プログラム用の内部ROM４０、
テスト用の外部ROM６０、CPU３０と内部
ROM４０と外部ROM６０とを結ぶバス５０か
らなる。内部ROM４０、外部ROM６０の内容
はCPU３０からそれぞれ内部ROM４０、外部
ROM６０に出力される制御信号７０，８０によ
りバス５０に出力される。 テスト回路２０は入力端子ｅ、インバータｈ、
ナンドゲートｉ、抵抗R2、MOSトランジスタｇ
からなる。抵抗R2と導通時のMOSトランジスタ
ｇのソース・ドレイン間の抵抗との抵抗比は、入
力端子ｅに印加する電圧レベルVeによつてイン
バータｈおよびナンドゲートｉの各出力レベル
Vh，Viが表−２のモードM1〜M3になるようにあ
らかじめ設定されている。
本発明は、以上説明したように、スタンバイ状
態におけるテスト回路のテスト端子からの電流の
流れ込みを防ぐことができるので、電力消費を抑
えたテスト回路を提供することができ、マイクロ
コンピユータの低消費電力化が達成される。
態におけるテスト回路のテスト端子からの電流の
流れ込みを防ぐことができるので、電力消費を抑
えたテスト回路を提供することができ、マイクロ
コンピユータの低消費電力化が達成される。
第１図は本発明の一実施例に係るテスト回路を
内蔵したマイクロコンピユータの要部ブロツク
図、第２図は従来のテスト回路を内蔵したマイク
ロコンピユータの要部ブロツク図である。 １，１０……マイクロコンピユータ、２，２０
……テスト回路、３，３０……CPU、４，４０
……内部ROM、５，５０……バス、６，６０…
…外部ROM、７，８，７０，８０……制御信
号、ｃ，ｅ……テスト端子、ａ，ｂ，ｈ……イン
バータ、ｆ……スタンバイ信号、ｇ……MOSト
ランジスタ、ｉ……ナンドゲート、R1，R2，R3
……抵抗。
内蔵したマイクロコンピユータの要部ブロツク
図、第２図は従来のテスト回路を内蔵したマイク
ロコンピユータの要部ブロツク図である。 １，１０……マイクロコンピユータ、２，２０
……テスト回路、３，３０……CPU、４，４０
……内部ROM、５，５０……バス、６，６０…
…外部ROM、７，８，７０，８０……制御信
号、ｃ，ｅ……テスト端子、ａ，ｂ，ｈ……イン
バータ、ｆ……スタンバイ信号、ｇ……MOSト
ランジスタ、ｉ……ナンドゲート、R1，R2，R3
……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 内部メモリ及び外部メモリがバスを介して接
続されたCPUと入力端子との間に接続され、前
記CPUに対して第１及び第２の制御信号を出力
し、前記第１及び第２の制御信号の論理レベルの
組み合わせによつて、第１の電圧レベルが前記入
力端子に与えられているときは前記CPUが前記
内部メモリの内容に従つて動作する第１のモード
に、第２の電圧レベルが前記入力端子に与えられ
ているときは前記CPUが前記外部メモリの内容
に従つて動作する第２のモードにそれぞれ制御す
るテスト回路であつて、 前記入力端子に与えられる電圧レベルを反転し
て前記CPUに対して前記第１の制御信号を出力
するインバータ、前記入力端子と基準電位との間
に抵抗を介してソース・ドレイン路が直列に接続
されゲートに前記CPUからのスタンバイ信号を
受けるトランジスタであつて、スタンバイ信号が
アクテイブレベルのときに非導通状態に前記スタ
ンバイ信号がデアクテイブレベルのときに導通状
態に制御されるトランジスタ、及び前記第２の制
御信号を出力する論理ゲートであつて、前記スタ
ンバイ信号がアクテイブレベルのときには前記ス
タンバイ信号を反転して出力し前記スタンバイ信
号がデアクテイブレベルのときには前記抵抗と前
記トランジスタとの接続点の電位を反転させて出
力する論理ゲートを有することを特徴とするテス
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360284A JPS6130778A (ja) | 1984-07-24 | 1984-07-24 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15360284A JPS6130778A (ja) | 1984-07-24 | 1984-07-24 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130778A JPS6130778A (ja) | 1986-02-13 |
| JPH0544051B2 true JPH0544051B2 (ja) | 1993-07-05 |
Family
ID=15566069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15360284A Granted JPS6130778A (ja) | 1984-07-24 | 1984-07-24 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130778A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884330A (ja) * | 1981-11-13 | 1983-05-20 | Canon Inc | マイクロプロセツサの入力回路 |
| JPS5928986A (ja) * | 1982-08-10 | 1984-02-15 | 松下電工株式会社 | 電気かみそりの外刃 |
-
1984
- 1984-07-24 JP JP15360284A patent/JPS6130778A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884330A (ja) * | 1981-11-13 | 1983-05-20 | Canon Inc | マイクロプロセツサの入力回路 |
| JPS5928986A (ja) * | 1982-08-10 | 1984-02-15 | 松下電工株式会社 | 電気かみそりの外刃 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130778A (ja) | 1986-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910000738B1 (ko) | 동작 테스트실행에 적합한 반도체 집적회로 | |
| US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
| US4716323A (en) | Power voltage drop detecting circuit | |
| KR880014482A (ko) | 반도체 집적회로 장치 | |
| US6744271B2 (en) | Internal generation of reference voltage | |
| JPH0544051B2 (ja) | ||
| US5412337A (en) | Semiconductor device providing reliable conduction test of all terminals | |
| US5212410A (en) | Register circuit in which a stop current may be measured | |
| JPS6324502Y2 (ja) | ||
| JP3170583B2 (ja) | 半導体集積回路試験方法及び装置 | |
| JPS6261172B2 (ja) | ||
| JP3052312B2 (ja) | 出力バッファ回路 | |
| JPH0576589B2 (ja) | ||
| JP3062117B2 (ja) | 半導体装置 | |
| JPH0640112B2 (ja) | 電源電圧検出保持回路 | |
| JPS6138576A (ja) | 半導体集積回路 | |
| KR840001544B1 (ko) | Mos 장치용 테스트 회로 | |
| CN118393305A (zh) | 晶体管测试电路以及测试方法 | |
| JPS58111533A (ja) | 入力回路 | |
| JPH05251565A (ja) | 半導体集積回路 | |
| JPH0737956A (ja) | Ｃｍｏｓ型集積回路およびその検査方法 | |
| JPH03185756A (ja) | 半導体集積回路装置 | |
| JPS6095370A (ja) | 集積回路装置 | |
| JPH05297076A (ja) | 集積回路のテスト回路 | |
| JPH03196541A (ja) | 半導体データ処理回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |