JPH0542033B2

JPH0542033B2 -

Info

Publication number: JPH0542033B2
Application number: JP1064049A
Authority: JP
Inventors: Emu Kaarii Jon; Emu Toroshiino Jeemusu
Original assignee: American Telephone and Telegraph Co Inc; AT&T Corp
Current assignee: AT&T Corp
Priority date: 1988-03-18
Filing date: 1989-03-17
Publication date: 1993-06-25
Also published as: DE68918310T2; JPH01269186A; EP0333387A3; EP0333387B1; EP0333387A2; US4835421A; DE68918310D1

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体MOS集積回路、具体的には入
力信号電圧の２乗に比例する出力信号電圧を生成
する回路、つまり２乗回路に関する。

［従来技術の説明」電気通信では、２乗回路は様々な面で有用であ
る。例えば、受信器で信号を２乗することはその
周波数を変化させるため、２乗回路は変調された
キヤリヤの周波数範囲（“バンド”）を異なる周波
数範囲にシフトするのに有用である。

このようなシフト技術は多くの場合に有用であ
る。特に、伝送チヤネルから来るパルス搬送波上
の情報であつて搬送波上のパルスの位相変調によ
つて表わされるシンボルとして符号化されたもの
を処理する受信器のモデムにおいて有用である。
つまり、搬送波がパルス（典型的には非方形パル
ス）によつて変調されている。すなわち、これら
のパルスはもともと周期的であるが、パルスに対
応するシンボルに従つて各パルスの個々の位相が
シフトすることでパルスに情報がのせられてい
る。このような場合、特に、シンボルレートの決
定、即ち「タイミングの回復」を行うことが受信
器で必要となる。このシンボルレートの決定は、
受信器に入つてくる変調搬送波を２乗回路でまず
２乗することによつて行われる。これは、シンボ
ルレートのエネルギーが微小又は存在しないよう
な位相変調パルス搬送波自体の信号処理に先立つ
て、シンボルレートのエネルギー成分を生成し又
は強調するためである。

従来技術で公知のように、これらの場合２乗回
路の出力が純粋であることが重要である。つま
り、２乗回路の出力は２次より高次の奇数事項及
び偶数事項を含まないこと、すなわち入力周波数
の奇数倍及び偶数倍に等しい周波数のすべての周
波数成分を含まないことが重要である。そうでな
ければ、２乗回路によつてシンボルレートの決定
（回復）に混乱が生じることになる。

1986年４月29日にエス・ジエー・ダウバート
（S.J.Daubert）に付与された“線形成分の抑圧を
伴う信号２乗半導体集積回路”という米国特許第
4585961号には、純粋な出力を有する２乗回路が
開示されている。この回路は実質上同一の一対の
整合パスを有し、入力電圧はそこに与えられる。
各パスはダブルエンド差動増幅器およびデユア
ル・シングルエンドコンバータからなり、前記差
動増幅器は入力電圧を受信し、前記コンバータは
差動増幅器の出力を受信し、その単一出力を２
乗／加算ネツトワークのような非線形／加算デバ
イスに送出し、上記２つのパスのコンバータ単一
出力を非線形的に変換し加算する。ダウバードの
２乗回路は多くの目的に有用であるが、しかしそ
の回路のMOSトランジスタは飽和領域で動作す
るため、その出力は比較的大きなDCオフセツト
（比較的大きな零次項）を含む。従つて、このオ
フセツトが不都合な別の回路を駆動するために
は、さらに電圧レベルシフタが必要である。この
オフセツトが不都合な回路としては、スイツチト
キヤパシタフイルタおよび連続時間フイルタで見
られるように、すべての信号がグランドと参照さ
れる回路などがある。

このために、DCオフセツトを有しない、よつ
てレベルシフタを必要としない２乗回路が望まれ
ている。レベルシフタが不要な半導体チツプ面積
を占有するからである。

［発明の概要］出力に実質上DCオフセツトをなくすために、
本発明による２乗回路は、正及び負の入力端子と少なくとも１つの出力端
子とを有する演算増幅器と；前記演算増幅器の第１出力端子を前記負の入力
端子に接続し、当該演算増幅器に負帰還をかける
第１電流−電圧変換手段と；２乗されるべき第１および第２のバランス入力
電圧V_IN、−V_INを受信するために接続され、電流
I₁を前記電流−電圧変換手段に伝達する第１非線
形電圧−電流変換手段と；を有することを特徴とする。

本発明の幾つかの実施例（第１図と第２図）は
連続時間動作に有用な構造を有し、他の実施例
（第３図と第５図）はサンプルデータ構造を有す
る。

サンプルデータ構造の実施例（第３図）では、
トランジスタを整合（マツチ）させる、即ち実質
上同一にする必要がなくなる。

また他の実施例（第２図と第５図）はバランス
（平衡）出力構造を有する。バランス回路は一般
に電源雑音リジエクシヨンが改善され信号処理能
力が増大するという利点を有するために、バラン
ス出力構造の採用により性能が改善される。

［実施例］以下、本発明による実施例を図面を参照しなが
ら詳細に説明する。

第１図に示されるように、回路出力端子１４を
有する連続時間２乗回路１００は、Ｎ−MOS（ｎ
−チヤネルMOS）トランジスタのマツチペアT₂
及びT₃を含む。“マツチペア”という用語は、２
つのトランジスタの構造が実質上同じであること
を意味する。

トランジスタT₂とT₃は大きな電流が流れる主
電極端子（ソース又はドレイン）を有し、その一
方が共通接点N₁に接続され、他方にはバランス
ソースからの１対のバランス入力電圧V_IN及び−
V_INが入力する。従来技術で公知のように、V_IN
のみを提供するシステムでは、−V_INは−入力二
出力（single−ended−to−double−ended）電
圧コンバータにより得ることができる。なお、
V_INと−V_INのバランスソースは簡単に手に入れ
ることができる。

トランジスタT₂及びT₃（第１図）のゲート電力
は共通電圧V_Gにバイアスされ、その基板は共通
電圧V_Bにバイアスされる。例えばV_G＝1.5ボル
ト、V_B＝−1.5ボルトである。

単一出力演算増幅器１０（第１図）は、接点
N₁に接続された負の入力端子１１とグランド
（０ボルト）に接続された正の入力端子１２を有
する。

増幅器１０の出力端子１３は抵抗R₁を介して
回路の出力端子１４および接点N₁に接続される。
抵抗Ｒ１は線形、つまり通過する電流と両端の電
圧とが線形関係であるために、抵抗R₁によつて
電流は線形的に電圧に変換される。２乗回路１０
０の出力V_putを利用するために、回路の出力端子
１４はフイルタ回路のような利用回路１６の入力
端子１６１に接続される。

バイアス電圧V_Gおよび入力電圧V_INは、MOS
トランジスタT₂とT₃が非飽和領域で動作する、
つまり公知のようにピーク・ピーク入力V_INが２
（V_G−V_T）より小さい値に保持されるように選択
されることが重要である；ここでV_Tはしきい値
電圧で、典型的には1.0ボルトである。非飽和領
域で動作する各トランジスタのドレイン・ソース
間電流Ｉは、次式に示すようにソース電圧V_Sと
ドレイン電圧V_Dの関係である：Ｉ＝Ｋ［a₁（V_D−V_S）＋a₂（V² _D−V² _S）＋a₃（V³ _D
−V³ _S）＋a₄（V⁴ _D−V⁴ _S）＋…］，(1) ここでＫはトランジスタのサイズ（チヤネルの
幅と長さ）に依存する定数、a₁、a₂、a₃及びa₄は
ゲート電圧VG、基板電圧VB、その他トランジ
スタ構造パラメータのようなパラメータに依存す
る定数である。T₂とT₃がマツチペアを形成する
ことが重要で、従つて、それらは同じＫ及び全て
のｉに対して同じa_iを有する。

式(1)ではV_DとV_Sがグランドに対して測定され
ることを仮定したことに注意されたい。また式(1)
は、1984年10月のIEEプロシーデイング第131巻、
パートＧ、第５号第190−196頁に掲載されたエ
ム・バヌ（M.Banu）とワイ・ツビデイス（V.
Tsividis）の“バランスネツトワークに基づく
MOS集積能動RCフイルタでの実際の動作の解
析”という文献の第190頁の式(3)に見い出だされ
る。

通常のMOSトランジスタで得られるように、
トランジスタT₂とT₃の特性では２次の項a₂（V² _S
−V² _D）が他の任意の高次項より遥かに大きい。
飽和領域の場合と違つて、非飽和領域では、電流
Ｉに不要な零次（一定の、すなわち直流の）項が
ない。

回路１００の動作中は、トランジスタT₂とT₃
は非飽和領域で動作し、電流I₂とI₃をそれぞれ接
点N₁に送る。演算増幅器自身は電流を通過させ
ないため、I₂＋I₃＝I₁の全電流が抵抗R₁を通過し、
抵抗R₁はこの電流I₁を電圧I₁R₁に変換する。しか
し他の演算増幅器の場合と同様に、演算増幅器１
０はいかなる実用でもその入力端子１１と１２の
間に電位差を提供できない。しかしその正の入力
端子１２は接地される。従つて、接点N₁での電
圧は基本的に接地電位（０ボルト）であり、電圧
I₁R₁は、出力端子１４での出力電圧V_putの絶対値
に等しい。よつて（I₂＋I₃）R₁＝I₁R₁＝−V₁＝−V_OUT (2) 一方、V_INが正で、T₂とT₃が実質上同じＮ−
MOSトランジスタであるとすると、接点N₁での
電圧は零（グランド）になるため、T₂のドレイ
ン電圧V_DはV_INとなり、そのソース電圧VSは零
になる。同時にＴ３のソース電圧VSは−V_INとな
り、そのドレイン電圧V_Dは零となる。式(1)によ
ると、T₂とT₃のドレイン・ソース間電流はそれ
ぞれI₂と−I₃となる。従つて、トランジスタT₂と
T₃がマツチペアで同じＫとa_iを有するときに限つ
て、I₂と−I₃は、ソース及びドレイン電圧に依存
して（式(1)）、同値反対符号の偶数項（±
Ka₂V² _IN、±Ka₄V⁴ _IN、…）及び同値の奇数項を有
する。この結果、式I₁＝I₂＋I₃では、すべての奇
数項が互いにキヤンセルして出力には現れない。
これに対して、偶数項は出力では２倍になる： V_OUT＝−2R₁K（a₂V² _IN＋a₄V⁴ _IN＋…） (3) 通常他の高次の項と同様に、４次の項a₄V_4INは
２次の項a₂V_2INに対して実際上無視できるほど小
さい。従つて、式(3)によれば、２乗回路１００
は、入力電圧の２乗の定数（−2R₁Ka₂）倍に等
しい出力電圧を正確に生成し、つまり、２乗回路
で期待されるように、入力電圧の２乗に線形的に
比例する。

実際には抵抗R₁は、上記仮定のように線形デ
バイスとして得る事が通常簡単ではない。また抵
抗R₁はトランジスタT₂とT₃に追従（track）し
ないため、定数（−2R₁Ka₂）は半導体のプロセ
ス変動によつて不要に変動する。さらに回路１０
０は入力でバランスされていても、出力ではバラ
ンスされていない。これらの問題にかかわらず、
回路１００は幾つかの場合で有用である。

第２図は前記回路１００のバランス形である２
乗回路２００を示し、ここでは抵抗Ｒがトランジ
スタT₁で置き換えられている。なお、第１図の
素子と同じ素子は同じ参照番号で示されている。

典型的にはバランス回路である利用回路２６
は、２乗回路の出力端子１４と１５でのバランス
出力V_putと−V_putを受信するために接続される。
第２図の２乗回路２００は第１図の回路１００の
単一出力演算増幅器１０をバランス出力演算増幅
器２０で置き換え、さらに負の入力側のＮ−
MOSトランジスタT₁，T₂及びT₃に対応して、増
幅器の正の入力側にＮ−MOSトランジスタT₄，
T₅及びT₆を加えた。しかしT₅とT₆に与えられた
入力電圧は、T₂とT₃に与えられたV_INと−V_INで
はなく、グランド電位であることに注意された
い。増幅器２０の正と負の出力端子はそれぞれ回
路の出力端子１４と１５に接続される。

トランジスタT₅及びT₆はマツチペアであると
ともに、トランジスタT₂及びT₃（これらも実質上
相互に同一である）ともマツチする。トランジス
タT₁及びT₄は、相互にはマツチするが、通常
T₂，T₃，T₅及びT₆とはマツチしない。回路の出
力端子１４と１５での電圧V_put及び−V_putは利用
回路２６の入力端子ペア２６１及び２６２に送出
される。次の動作解析からわかるように、電圧
V_putと−V_putは基本的にはそれぞれ入力電圧V_IN
及び２乗の正値及び負値である。

動作中では、上述のように演算増幅器２０の正
および負の入力端子は基本的には同じ電位V_Xを
有する。トランジスタのマツチングにより、K₂
＝K₃＝K₅＝K₆及びK₁＝K₄となる。従つて、式(1)
より、 I₂＝K₂［a₁（V_IN−V_X）＋a₂（V² _IN−V² _X）＋a₃（V³ _IN−V³ _X）＋…］(4) −I₃＝K₂［a₁（V_X＋V_IN）＋a₂（V² _X−V² _IN）＋
a₃（V³ _X＋V³ _IN）＋…］(5) である。ここで注意されたいのは、式(5)ではソー
ス・ドレイン間電流はT₂を介して右から左へ流
れ、これに対して第２図ではI₂は左から右へ流れ
るように示していることである（T₂はT₃にマツ
チしたＮ−MOSトランジスタで、V_INは正である
と仮定している）。このようにT₁を通過する電流
I₁はI₁＝I₂＋I₃によつて与えられるため、 −I₁＝2K₂［a₁V_X＋a₂（V² _X−V² _IN）＋a₃（V³ _X）＋…］
(6) となる。

しかし、トランジスタT₁に当てはまる式(1)か
ら＋I₁＝K₁［a₁（V_X−V_OUT）＋a₂（V² _X−V² _OUT）
＋a₃（V³ _X−V³ _OUT）＋…］ (7) となる。式(6)と(7)を組合せると、 2K₂［a₁V_X＋a₂（V² _X−V² _IN）＋a₃V³ _X＋…］＝−K₁［a
₁（V_X−V_OUT）＋a₂（V² _X−V² _OUT）＋a₃（V³ _X−V³ _OUT）
＋…］(8) が得られる。

同様に、 −I₅＝K₂［a₁V_X＋a₂V² _X＋a₃V³ _X＋…］ (9) −I₆＝K₂［a₁V_X＋a₂V² _X＋a₃V³ _X＋…］ (10) ＋I₄＝K₁［a₁（V_X＋V_OUT）＋a₂（V² _X−V² _OUT）
＋a₃（V³ _X−V³ _OUT）＋…］(11) また、I4＝I5＋I6より −K₁［a₁（V_X＋V_OUT）＋a₂（V² _X−V² _OUT）＋a₃（V³ _X−V
³ _OUT）＋…］＝2K₂［（a₁V_X＋a₂V² _X＋a₃V³ _X＋…）］(12
) となり、式(8)と(12)を組合せると、 −2K₂a₂V² _IN−K₁［a₁（V_X＋V_OUT）＋a₂（V² _X−
V² _OUT）＋a₃（V³ _X＋V³ _OUT）＋…］＝−K₁［a₁（V_X−V_OUT）＋a₂（V² _X−V² _OUT）＋a₃（V³ _X−V³ _OUT）＋…］，(13) となる。これより −K₂a₂V² _IN＝K₁［a₁V_OUT＋a₃V³ _OUT＋…］． (14) が得られる。２次の項まで残すと、つまり２次以
上のすべての高次項が無視できると仮定すると、
式(14)より、増幅器２０の正の出力端子の出力電圧
は、２乗回路で望まれるように次式で与えられ
る。

V_OUT＝−（K₂a₂／K₁a₁）V² _IN． (15) 次にバランス出力増幅器２０は、増幅器の負の
出力端子での電圧−V_OUTが実際にV_OUTの負の値
であることを保証する。

他のものがすべて同じであるとき、比K₂／K₁
のK₂及びK₁のそれぞれは、トランジスタデバイ
スのチヤネル長と幅の大きさに依存し、必要とさ
れるマツチングK₂＝K₃＝K₅＝K₆とK₁＝K₄とが
非常に正確に、つまり１％以内で達成されうる。
そして、K₂／K₁が一定であるようにプロセスパ
ラメータの変動に追従する。

回路１００（第１図）と２００（第２図）は連
続時間２乗回路で、それらは時間的に連続な入力
で動作し、時間的に連続な出力を提供する。これ
らの回路は良くマツチしたトランジスタ（特に、
T₂とT₃）を必要とし、これらのトランジスタが
ミスマツチングであると、正確な消去が行われ
ず、出力V_OUTに不要な奇数次項が現れることが
ある。さらに回路２００では、トランジスタT₁
とT₄はマツチしている必要がある。しかしこれ
らのマツチングに対する要求は、第３図に示され
るサンプルデータ２乗回路３００を用いることに
よつて避けられる。

第３図はサンプルデータ２乗回路３００を示
す。第１図の素子と同じ第３図の素子は同じ参照
番号で示されている。

第３図では、トランジスタM₁，M₂，M₃及び
M₄はそれぞれクロツクパルスシーケンスφ₁、φ₂、
φ₃及びφ₄によつてクロツクされる。

M₁，M₂，M₃及びM₄のそれぞれはＣ−MOSで
構成することができる。つまりこれらのトランジ
スタのそれぞれは、ゲート電極にクロツクパルス
が与えられるｎ−チヤネルMOSトランジスタと、
ゲート電極に対応する相補クロツクパルスが与え
られるｐ−チヤネルMOSトランジスとが並列接
続された構成にすることができる。つまり、トラ
ンジスタM₁，M₂，M₃及びM₄のそれぞれはＣ−
MOS伝送ゲートを形成し、M₁はクロツクパルス
シーケンスφ1（およびφ1）によつて、M₂はφ₂（お
よびφ₂ ）によつて、M₃はφ₃（およびφ₃ ）によつ
て、M₄はφ₄（およびφ₄ ）によつて各々クロツクさ
れる。

CMOS技術で知られているように、ｐ−チヤ
ネルトランジスタのｎ−チヤネルタブ（tub）は
V_DDで、典型的には＋５ボルトでバイアスされ、
ｎ−チヤネルトランジスタのｐ−チヤネルタブは
グランドにバイアスされる。

クロツクパルスシーケンスのタイミングは第４
図に示される。クロツクシーケンスφ₁、φ₂、φ₃
及びφ₄は互いに重ならないパルスを有し、よつ
てこれらのシーケンスは、MOSトランジスタを
オンにする期間では互いに重ならない。トランジ
スタM₄は演算増幅器１０の出力端子１３での電
圧のサンプラーとして働き、トランジスタM₂と
M₃はそれぞれ入力電圧−V_INとV_INのサンプラー
として働く。

回路３００では、抵抗R₁（第１図）がトランジ
スタM₁に並列に接続されるコンデンサC₁（第３
図）によつて置き換えられていることに注意され
たい。コンデンサC₁はトランジスタM₁と共に、
φ₁がトランジスタM₁をオンにする期間、つまり
期間t₀、t₁、t₈t₉など以外には電流I₁の積分器とし
て働く。このとき、コンデンサC₁は電流I₁を演算
増幅器の入出力端子１３及び１１間の電圧V₁に
変換する： V₁＝−_tg ∫^t ₁ I₁dt／C₁ 第４図では、入力電圧V_INが時刻t₀、t₈など、
つまりφ₁の立上がりで定義される各クロツクサ
イクルの始まりでジヤンプすると仮定されている
が、これは本質的ではない。しかしV_INが期間
t₂t₅の間、つまりφ₂がハイになつてからφ₃がロー
になるまでの間、すなわちM₂がオンとなりM₃が
オフになるまでの間では変化しないことが望まし
い。また、次に述べるように、期間t₂t₃とt₄t₅と
が同じ間隔、つまりt₂t₃＝t₄t₅ということも重要
である。

φ₁がハイになつてＭ１がオンになるとき、（こ
のときM₂，M₃とM₄はオフである）、つまり時刻
t₀およびt₀t₁の間では、コンデンサC₁は放電され
０ボルトになる。

次にφ₂がハイになつてM₂がオンになるとき、
つまりt₂およびt₂t₃の間では、電流I₁がM₂とT₂を
介して＋V_INからC₁へ流れる。M₂（M₃も同様）の
抵抗値はT₂の（安定）抵抗値よりずつと低いた
め、M₂での電圧降下は無視できる。従つて、期
間t₂t₃でのドレイン・ソース間電流−I₁は式(1)よ
り次のようになる。

−I₁＝K₂（＋a₁V_IN−a₂V² _IN＋a₃（V³ _IN−a₄V⁴ _IN＋
…）． (16) t₂t₃の間ではコンデンサC₁はこの電流I₁を積分
し、第４図に示されるように演算増幅器１０の入
出力端子１３及び１１間の電圧V₁を生成する。
この増幅器の正の入力端子１２は接地されている
ため、入力端子１１での電圧は基本的には零（グ
ランド）である。

次に、φ₃がハイになつてM₃がオンになるとき、
つまりt₄およびt₄t₅の間では、電流I₁はM₃とT₂を
介して−V_INからC₁へ流れるため、期間t₄t₅の間
の電流I₁は次のようになる。

I₁＝＋K₂（a₁V_IN＋a₂V² _IN＋a₃V³ _IN＋a₄V⁴ _IN＋…）．
(17) t₄t₅の間ではコンデンサC₁はこの電流I₁を積分
する。この積分期間において、線形項a₁V_INを含
むI₁の奇数次項は、次の条件下で積分期間t₂t₃で
すでに得られたI₁の奇数次項の寄与をキヤンセル
することに注意されたい。この条件とは、V_INが
本質的に変化せず期間t₄t₅でも期間t₂t₃でも本質
的に同じであること、及びこれらの期間が等しい
期間：t₂t₃＝t₄t₅であること、である。従つて、t₅
では電圧V₁は偶数次項、つまり基本的には２乗
項のみを含むことになり、V₁は出力で有効にな
る。次に期間t₆t₇ではクロツクシーケンスφ₄がハ
イになつてM₄がオンになり、増幅器１０の出力
端子１３の電圧V₁はV_putとして回路の出力端子１
４に現れる。この出力端子１４はV_putを利用する
ための利用回路３６の入力端子３６１に接続され
る。

トランジスタT₂はV_IN及び−V_INからの電流を
タイムシエアするため、入力を２乗する回路３０
０の適当な動作はトランジスタのマツチングを必
要としないことに注意されたい。必要なのはM₁
とM₂の双方が低抵抗であることである。

サンプルデータ２乗回路３００（第３図）で
は、単一出力端子１４に単一出力電圧V_putが生
じ、利用回路３６へ送り出される。しかしサンプ
ルデータ２乗の回路３００を変形することで、第
５図に示されるようなバランスサンプルデータ２
乗回路５００を構成できる。第３図の素子と同じ
第５図の素子は同じ参照番号で示されている。

第５図には、第３図の回路のミラーイメージ
（グランド入力を除く）が加えられている。第３
図の素子に対応するミラーイメージ素子は同じ脚
注番号に10を加えた番号で示されている。すなわ
ち、トランジスタT₂およびT₁₂がマツチし、また
コンデンサC₁およびC₁₁もマツチすることが重要
となる。バランス出力（V_put、−V_put）は利用回
路５６の入力端子５６１および５６２に与えられ
る。

回路５００（第５図）は、回路２００（第２
図）が回路１００（第１図）に関して動作すると
同じように、回路３００（第３図）に関して動作
する。ただし回路５００のコンデンサC₁及びC₁₁
は電流を電圧に変換する線形デバイスであるが、
これに対してT₁及びT₄（第２図）は非線形であ
る。

典型的には回路３００と５００でのゲートバイ
アス電圧V_Gは、回路１００と２００での1.5ボル
トではなく3.5ボルトであるが、回路３００と５
００での基板のバイアスV_Bは、回路１００及び
２００と同じように−1.5ボルトである。回路１
００，２００，３００及び５００のいずれでもゲ
ートバイアスV_Gを変化させることによつて定数
Ｋ、よつてV_putの値を変更できる。

以上、本発明の実施例について詳しく述べた
が、本発明の範囲から離れずにさまざまの変形例
が可能である。例えば第２図のトランジスタT₁
とT₄はマツチした抵抗によつて置き換えること
ができる。トランジスタM₁，M₂，M₃とM₄（第
３図）はＣ−MOS技術の代りにＮ−MOSあるい
はＰ−MOSで製造でき、トランジスタT₁，T₂，
T₃，T₄，T₅とT₆はＮ−MOS技術の代りにＰ−
MOSで製造できる。

【図面の簡単な説明】

第１図は、本発明の実施例による連続時間演算
構造および単一出力構造を有する２乗回路の概略
図、第２図は、本発明の別の実施例による連続時
間演算構造およびバランス出力構造を有する２乗
回路の概略図、第３図は、本発明の実施例による
サンプリングデータ構造および単一出力構造を有
する２乗回路の概略図、第４図は、第３図に示さ
れる回路の動作を説明するタイミング図、第５図
は、本発明の他の実施例によるサンプリングデー
タ構造およびバランス出力構造を有する２乗回路
の概略図である。１０，２０……演算増幅器、１１……負の入力
端子、１２……正の入力端子、１３，１４，１５
……出力端子、１６，２６，３６，５６……利用
回路、１００，２００，３００，５００……２乗
回路、１６１，２６１，２６２，３６１，５６
１，５６２……入力端子、T₁，T₂，T₃，T₄，
T₅，T₆，M₁，M₂，M₃，M₄……トランジスタ。

Claims

【特許請求の範囲】１正及び負の入力端子と少なくとも１つの出力
端子とを有する演算増幅器と；前記演算増幅器の第１出力端子を前記負の入力
端子に接続し、当該演算像幅器に負帰還をかける
第１電流−電圧変換手段と；２乗されるべき第１および第２のバランス入力
電圧V_IN、−V_INを受信するために接続され、電流
I₁を前記電流−電圧変換手段に伝達する第１非線
形電圧−電流変換手段と；を有し、前記演算増幅器の第１出力端子の電圧
V_putが実質的なオフセツトのない状態で入力電圧
の２乗に線形比例することを特徴とする２乗回
路。２上記非線形電圧−電流変換手段はトランジス
タT₂と第１及び第２のトランジスタM₂M₃とを含
み、該第１及び第２のトランジスタM₂M₃はそれ
ぞれ各クロツクサイクルにおいて相互に等時間間
隔で重複しない周期的な第１及び第２の期間
t₂t₃、t₄t₅でクロツクされ、さらに第１及び第２のトランジスタM₂M₃は第
１及び第２の入力電圧V_IN、−V_INをそれぞれ受信
し、各サイクルの第１の期間t₂t₃で第１入力電圧
V_INを、各サイクルの第２の期間t₄t₅で第２入力
電圧−V_INを、非飽和領域で動作する前記トラン
ジスタT₂へ伝達することを特徴とする請求項１
記載の２乗回路。３上記第１電流−電圧変換手段は第３のトラン
ジスタM₁に並列に接続されたコンデンサC₁を含
み、前記トランジスタM₁は各サイクルの第１の
期間t₂、t₃の前の第３の期間t₀t₁でクロツクされ、
この第３の期間t₀t₁は第１の期間t₂t₃および第２
の期間t₄t₅と重複しないことを特徴とする請求項
２記載の２乗回路。４上記演算増幅器の第１出力端子の出力電圧を
利用する利用回路を更に有することを特徴とする
請求項３記載の２乗回路。５上記演算増幅器の第２出力端子および正の入
力端子を接続し、正の入力端子に第２の帰還を提
供する第２電流−電圧変換手段と；参照電圧端子（グランド）に接続され、前記参
照電圧を第２の電流I₄に非線形的に変換するとと
もに、第２の電流I₄を第２電流−電圧変換手段に
伝達する第２非線形電圧−電流変換手段と；を更に有することを特徴とする請求項１記載の
２乗回路。６上記第１および第２の非線形電圧−電流変換
手段は、それぞれ第１及び第２のトランジスタの
第１及び第２のペアからなり、第１のトランジス
タ（第５図のM₂M₃）の各々は各サイクルの第１
の期間t₂t₃でクロツクされ、第２のトランジスタ
Ｍ１２，Ｍ１３の各々は各サイクルの第１の期間
t₂t₃に続く第２の期間t₄t₅でクロツクされ、前記
第１及び第２の期間は互いに重複せず、かつ同じ
時間間隔を有し、第１ペアの第１及び第２のトランジスタは、第
１及び第２の入力電圧をそれぞれ受信し、これら
の入力電圧を非飽和領域で動作する第１のトラン
ジスタT₂へ周期的に伝達し、第２ペアの第１及
び第２のトランジスタは、参照電圧を受信し、こ
の参照電圧を非飽和領域で動作する第２のトラン
ジスタT₁₂へ伝達することを特徴とする請求項５
記載の２乗回路。７第１及び第２の電流−電圧変換手段のそれぞ
れは、別個の第３のトランジスタM₁，M₁₁に並
列に接続された別個のコンデンサC₁，C₁₁からな
り、前記トランジスタM₁，M₁₁は各クロツクサ
イクルの第３の期間t₀t₁でクロツクされ、この第
３の期間t₀t₁は第１の期間t₂t₃の前にあり、第１
および第２の期間t₂t₃、t₄t₅とは重複しないこと
を特徴とする請求項６記載の２乗回路。