KR100959430B1 - 복소 스위칭 전류 바이리니어 적분기 및 이를 포함하는 필터, 무선 수신기 및 집적 회로 - Google Patents

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Abstract

복소 스위칭 전류 바이리니어 적분기(complex switched-current bilinear integrator)(100)는 교차 결합된 실수 바이리니어 적분기(real bilinear integrators)의 쌍으로서 형성되고, 동일 위상(in-phase)(I) 및 직교 위상(quadrature-phase)(Q) 신호의 차동 쌍을 위한 입력단(10, 11, 12, 13) 및 출력단(14, 15, 16, 17)과, 샘플 및 유지 회로들(20, 30, 40, 50)과 그에 결합된 스케일링 회로들(70, 71, 80, 81)로 이루어진 장치를 포함한다. 동적 소자 매칭(dynamic element matching)을 사용하여 서로 다른 신호 경로 내의 스케일링 회로를 상호 교환하는 것에 의해서 스케일링 회로들 간의 미스매칭 효과를 감소시킨다. 서로 다른 신호 경로들 간의 혼선(cross-talk)을 방지하기 위해서, 샘플 및 유지 회로에 결합된 스케일링 회로의 변화는 샘플 및 유지 회로에 의한 샘플링 동작의 시작시에만 발생하도록 제한된다.

Description

복소 스위칭 전류 바이리니어 적분기 및 이를 포함하는 필터, 무선 수신기 및 집적 회로{SWITCHED-CURRENT INTEGRATOR}
본 발명은 예를 들면, 무선 수신기(radio receiver)용 복소 채널 필터(complex channel filter)에서 사용하기에 적합한 스위칭 전류 적분기(switched-current integrator) 및 이러한 적분기를 포함하는 장치에 관한 것이다.
로우-IF 아키텍쳐(low-IF architecture)는 채널 필터의 높은 레벨의 집적도를 가능하게 하기 때문에 집적된 무선 수신기에 있어서 유리한 아키텍쳐이다. 허수 주파수(image frequencies)를 제거할 수 있도록 로우-IF 수신기용 채널 필터의 주파수 응답은 제로 주파수에 대해 비대칭이 되어야 하고, 그에 따라 동일 위상(in-phase) 및 직교 위상(quadrature-phase) 입력 및 출력을 갖는 복소 다중 위상 필터(complex polyphase filter)가 필요하다. 예를 들면, B.J. Minnis 등에 의한 "A Low IF, Polyphase Receiver for DECT"이라는 제목의 문헌(pp.I-60∼I-63, IEEE Int. Symposium on Circuits and Systems, May 28-31, 2000)을 참조하라. 또 한, 순간적인 노이즈로부터 보호하기 위해 차동 입력 및 출력을 갖는 것이 바람직하다.
필터의 설계를 위한 기본적인 토대는 적분기(integrator)이고, 적분기에 관해서는 예를 들면, J.B. Hughes에 의한 "Top-down design of a switched-current video filter"라는 제목의 문헌(pp.73∼81, IEEE Proc. Circuits Devices Syst, Vol 147, No.1, Feb. 2000)을 참조하라. 바이리니어 형태(bilinear form)의 적분기가 다른 형태의 적분기보다 더 큰 성능 이득을 갖는다는 것은 잘 알려져 있다.
비용을 줄이기 위해서는, CMOS 집적 회로(IC) 내에 무선 수신기 또는 송수신기를 설치하는 것이 바람직하다. 이러한 수신기 또는 송수신기, 아날로그 및 디지털 회로는 별도의 프로세스에 의해 제조된 별도의 집적 회로보다는 동일 집적 회로 내에 설치된다. CMOS 부품의 치수가 감소될수록, 더 높은 레벨의 집적도를 달성할 수 있고, 요구되는 공급 전압 또한 낮아진다. 스위칭 전류 샘플링형 아날로그 회로(switched-current sampled analogue circuits)는 전력 소모가 낮고 낮은 전압에서도 잘 작동될 수 있기 때문에 이러한 상황에 매우 적합하다.
그러므로, 차동 입력 및 출력을 갖는 복소 스위칭 전류 바이리니어 적분기(complex switched-current bilinear integrator)가 필요하다. 유럽 특허 출원 제 EP 94306540.9 호에는 복소수 버전이 아닌 차동 입력 및 출력을 갖는 실수 스위칭 전류 바이리니어 적분기(real switched-current bilinear integrator)가 개시되어 있다.
복소 신호를 처리하기 위한 회로를 설계할 때, 동일 위상(I) 및 직교 위상(Q) 신호 경로들 간의 높은 레벨의 일치도가 요구된다. 다중 위상 필터에서 동일 위상 및 직교 위상 신호 경로들 간의 미스매칭(mismatch)은 허수 제거 성능을 제한할 것이다. 그러므로, 신호 경로들 간의 미스매칭으로부터 보호되는 복소 스위칭 전류 바이리니어 적분기가 필요하다.
신호 경로들 간의 미스매칭을 보정하기 위해 사용될 수 있는 알려진 기법 중의 하나는 동적 소자 매칭(dynamic element matching : DEM)으로서, DEM에 의하면 서로 다른 신호 경로가 동일한 평균 회로 특성을 겪도록 회로 소자들이 신호 경로들 사이에서 동적으로 교환된다. 예를 들면 L.C. Breems 등에 의한 "A Quadrature Data-Dependent DEM Algorithm to Improve Image Rejection of a Complex ΣΔ Modulator"라는 제목의 문헌(2001 IEEE Int. Solid State Circuits Conf., paper 3.3)을 참조하라. 스위칭 전류 적분기에서 동적 소자 매칭을 사용하는 기법은 미국 특허 제 5,059,832 호에 제안되어 있으나, 이 특허에는 실질적인 구현이 개시되어 있지 않고, 스위칭 전류 회로에 동적 소자 매칭 기법을 적용할 경우에 발생될 수 있는 문제에 대해 고려되어 있지 않다.
본 발명의 목적은 동일 위상 및 직교 위상 신호 경로들 간의 미스매칭 효과에 대한 보호 수단을 갖는 복소 스위칭 전류 바이리니어 적분기를 제공하는 것이다.
본 발명의 제 1 특징에 따르면, 동일 위상 입력 신호의 차동 쌍을 위한 제 1 및 제 2 입력단과, 직교 위상 입력 신호의 차동 쌍을 위한 제 3 및 제 4 입력단과, 동일 위상 출력 신호의 차동 쌍을 위한 제 1 및 제 2 출력단과, 직교 위상 출력 신호의 차동 쌍을 위한 제 3 및 제 4 출력단과, 샘플 및 유지 회로(sample-and-hold circuit)들과 그에 결합된 스케일링 회로(coupled scaling circuit)들로 이루어져 입력단들과 출력단들을 결합시키는 장치와, 동적 소자 매칭 수단을 포함하는 복소 스위칭 전류 바이리니어 적분기가 제공되어 있는데, 여기에서 스케일링 회로들 중 적어도 일부는 사전결정된 스위칭 시퀀스에 따라서 상호 교환되고, 샘플 및 유지 회로들 중 임의의 회로에 결합된 스케일링 회로의 변화는 해당 샘플 및 유지 회로에 의한 샘플링 동작의 시작시에 발생한다.
본 발명은 스위칭 전류 회로에 적용될 경우, 동적 소자 매칭에 의해 상이한 신호 경로 내의 신호들 간에 혼선(cross-talk)이 발생될 수 있다는 인식에 기반한 것이다. 혼선은 스위칭 전류 회로 소자의 고유한 용량성 속성에 기인한 것으로서, 이것에 의하면 회로 소자가 신호 경로들 사이에서 동적으로 상호 교환될 때, 신호의 저장된 부분이 신호 경로들 사이에 전달되게 된다.
본 발명은 또한 샘플 및 유지 회로를 내장하는 적분기 회로에 있어서, 샘플 및 유지 회로에 접속된 회로 소자가 샘플링 동작의 시작시에만 상호 교환되면, 신호 경로들 간의 혼선이 방지될 수 있다는 인식에 기초한다.
본 발명은 또한 복소 바이리니어 적분기를 한 쌍의 교차 결합된 실수 바이리니어 적분기로서 실현할 수 있는 구현에 기초한다.
본 발명은 또한 교번적인 샘플링 및 교번적인 유지 동작을 실행하여 연속적인 적분을 제공하는 샘플 및 유지 회로의 쌍을 내장함으로써, 각 샘플 및 유지 회 로의 2개의 샘플 및 유지 사이클을 포함하는 4개의 상태 스위칭 시퀀스가, 동일 위상 및 직교 위상 신호의 혼성을 방지하는 방식으로 동일 위상 및 직교 위상 신호 경로의 차동 쌍을 구성하는 4개의 신호 경로 내에서 회로 소자의 성능을 평균화하도록 설정될 수 있다는 구현에 기초한다.
본 발명은 또한 본 발명의 제 1 특징에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 장치에 관한 것이다.
본 발명은 또한 본 발명의 제 1 특징에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 필터에 관한 것이다.
본 발명은 또한 본 발명의 제 1 특징에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 필터를 구비한 무선 수신기에 관한 것이다.
본 발명은 또한 본 발명의 제 1 특징에 따른 복소 스위칭 전류 바이리니어 적분기를 내장하거나 본 발명의 제 1 특징에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 필터를 내장하거나, 본 발명의 제 1 특징에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 필터를 구비한 수신기를 내장하는 집적 회로에 관한 것이다.
본 발명은 첨부된 도면을 참조하여 오직 예로서만 설명될 것이다.
도 1은 동적 소자 매칭을 이용한 복소 스위칭 전류 바이리니어 적분기의 개략적인 회로도,
도 2는 적분기 코어 회로(integrator core-circuits)의 개략도,
도 3은 적분기 코어 회로의 회로도,
도 4는 제 1 스위칭 수단의 개략도,
도 5는 반복 스위칭 시퀀스를 나타내는 타이밍도,
도 6은 스케일링 회로의 회로도,
도 7은 제 2 스위칭 수단의 개략도,
도 8은 제 2 스위칭 수단에 의해 이루어진 결합 관계에 대한 표,
도 9는 제 3 및 제 4 스위칭 수단에 대한 개략도,
도 10은 제 3 및 제 4 스위칭 수단에 의해 이뤄진 결합 관계를 나타내는 표,
도 11은 주기(Φ1, Φ2, Φ3, Φ4 ) 동안에 출력 신호 전류(
Figure 112004029924914-pct00001
,
Figure 112004029924914-pct00002
,
Figure 112004029924914-pct00003
,
Figure 112004029924914-pct00004
)의 파생 전류를 나타내는 표,
도 12는 주기(Φ1, Φ2, Φ3, Φ4 ) 동안에 피드백 전류(
Figure 112004029924914-pct00005
,
Figure 112004029924914-pct00006
,
Figure 112004029924914-pct00007
,
Figure 112004029924914-pct00008
)의 파생 전류를 나타내는 표,
도 13은 복소 적분기에 있어서 s-도메인 신호의 흐름도,
도 14는 복소 바이리니어 적분기에 있어서 z-도메인 신호의 흐름도,
도 15는 추가적인 스케일링 계수의 구현을 나타내는 도면,
도 16은 본 발명에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 필터의 개략도,
도 17은 본 발명에 따른 복소 스위칭 전류 바이리니어 적분기를 포함하는 필 터를 구비한 무선 수신기의 개략도.
복소 적분기의 s-도메인 신호의 흐름도는 도 13에 도시되어 있고, 동일 위상(I) 및 직교 위상(Q)의 순방향 경로를 포함한다. 동일 위상 순방향 경로에서, 동일 위상 입력 신호(Ii) 및 직교 위상 피드백 신호(Qf)는 1/s를 곱하여 적분되고, 그 다음에 적분된 신호는 계수 1/τ1에 의해 스케일링되어 출력 동일 위상 신호(output in-phase signal)(I0)를 제공하며, 또한 적분된 신호는 계수 -ω0에 의해 스케일링되어 동일 위상 피드백 신호(If)를 제공한다. 직교 위상 순방향 경로에서, 직교 위상 입력 신호(Qi) 및 동일 위상 피드백 신호(If)는 1/s를 곱하여 적분되고, 다음에 적분된 신호는 계수 1/τ1에 의해 스케일링되어 출력 직교 위상 신호(Q0)를 제공하며, 또한 적분된 신호는 계수 ω0에 의해 스케일링되어 직교 위상 피드백 신호(Qf)를 제공한다. τ1은 적분기 시정수(integrator time constant)이고, ω0은 라디안(radians) 단위의 극 주파수(pole frequency)이다. 동일 위상(I) 및 직교 위상(Q) 신호 경로의 각각에 대한 전달 함수는
Figure 112004029924914-pct00009
이다. 바이리니어 z-변환을 적용하면,
Figure 112004029924914-pct00010
이고,
Figure 112004029924914-pct00011
및
Figure 112004029924914-pct00012
로 설정하면(여기 에서 T는 샘플링 간격임), 도 14에 도시된 신호 흐름도가 된다. 도 14에 도시된 각 순방향 경로는 계수 α1에 의해 적분된 신호를 스케일링하는 적분 스테이지 및 출력 스테이지를 포함하는 실수 바이리니어 적분기의 형태를 갖는다. 그러므로, 복소 바이리니어 적분기는 제각기 계수 -α0 및 α0에 의해 스케일링되는 적분된 신호의 교차 결합을 갖는 한 쌍의 실수 바이리니어 적분기로서 구현될 수 있다. 차동 신호 경로를 통합하기 위해서, 이와 같이 스케일링 회로를 구비한 2개의 교차 결합된 실수 바이리니어 적분기의 쌍을 사용한다. 스케일링 계수 -α0을 적용하는데 있어서 요구되는 반전은 정(positive) 및 부(negative)의 차동 피드백 경로를 상호 교환함으로써 제공된다.
도 1을 참조하면, 동적 소자 매칭(DEM)을 갖는 복소 스위칭 전류 바이리니어 적분기(100)가 도시되어 있는데, 복소 스위칭 전류 바이리니어 적분기는 동일 위상 입력 신호 전류
Figure 112010004788013-pct00013
의 차동 쌍을 위한 제 1 및 제 2 신호 입력단(10, 11)과, 직교 위상 입력 신호 전류
Figure 112010004788013-pct00014
의 차동 쌍을 위한 제 3 및 제 4 신호 입력단(12, 13)과, 적분된 동일 위상 출력 신호 전류
Figure 112010004788013-pct00015
의 차동 쌍을 전달하기 위한 제 1 및 제 2 신호 출력단(14, 15)과, 적분된 직교 위상 출력 신호 전류
Figure 112010004788013-pct00016
의 차동 쌍을 전달하기 위한 제 3 및 제 4 신호 출력단(16, 17)을 구비한다. 각 차동 쌍의 전류는 동일하지만 반대 방향을 갖는데, 다시 말해
Figure 112010004788013-pct00017
이 된다.
DEM을 갖는 복소 스위칭 전류 바이리니어 적분기(100)는 제 1, 제 2, 제 3 및 제 4 적분기 코어 회로(20, 30, 40, 50)를 포함한다. 각각의 적분기 코어 회로(20, 30, 40, 50)는 도 2에 도시된 바와 같이 제 1 및 제 2 스위칭 전류 샘플 및 유지 회로(20A 및 20B, 30A 및 30B, 40A 및 40B, 50A 및 50B)를 포함하는데, 그 제각기의 입력단(21, 31, 41, 51)은 제 1 및 제 2 스위칭 전류 샘플 및 유지 회로의 쌍에 대해 공통되고, 각각의 제 1 스위칭 전류 샘플 및 유지 회로(20A, 30A, 40A, 50A)의 제각기의 제 1 출력단(22, 32, 42, 52) 및 각각의 제 2 스위칭 전류 샘플 및 유지 회로(20B, 30B, 40B, 50B)의 제각기의 제 2 출력단(23, 33, 43, 53)에 대해 공통된다.
DEM을 갖는 복소 스위칭 전류 바이리니어 적분기(100)는 도 4에 상세하게 도시된 제 1 스위칭 수단(60)을 구비하는데, 이는 연속적인 주기(Φ1, Φ2, Φ3, Φ4)를 가지고 도 5에 도시된 사전결정된 반복 스위칭 시퀀스에 따라 작동되어 주기(Φ1, Φ3)에서,
제 1 신호 입력단(10)을 제 1 적분 코어 회로 입력단(21)에 결합시키고,
제 2 신호 입력단(11)을 제 2 적분 코어 회로 입력단(31)에 결합시키고,
제 3 신호 입력단(12)을 제 4 적분 코어 회로 입력단(51)에 결합시키고,
제 4 신호 입력단(13)을 제 3 적분 코어 회로 입력단(41)에 결합시키며,
주기(Φ2, Φ4)에서,
제 1 신호 입력단(10)을 제 2 적분 코어 회로 입력단(31)에 결합시키고,
제 2 신호 입력단(11)을 제 1 적분 코어 회로 입력단(21)에 결합시키고,
제 3 신호 입력단(12)을 제 3 적분 코어 회로 입력단(41)에 결합시키고,
제 4 신호 입력단(13)을 제 4 적분 코어 회로 입력단(51)에 결합시킨다. 주기(Φ1, Φ2, Φ3, Φ4)는 지속 기간 T로 이루어진 연속적인 주기이다. 도 5에서 각 주기(Φ1, Φ2, Φ3, Φ4)의 전이 기간은 과장되어 있고, 인접한 주기(Φ1, Φ2, Φ3 , Φ4)의 상승(rise) 및 하강(fall) 기간과 중첩되어 신호 입력단(10, 11, 12, 13)이 적분기 코어 회로(20, 30, 40, 50)에 연속적으로 결합되게 한다.
도 2를 참조하면, 제 2, 제 3 및 제 4 적분기 코어 회로(30, 40, 50)와 동일한 구조를 갖는 제 1 적분기 코어 회로(20)가 도시되어 있다. 각각의 스위칭 전류 샘플 및 유지 회로(20A, 20B)는 -G의 트랜스컨덕턴스(transconductance)를 갖는 트랜스컨덕터(transconductor)와, 트랜스컨덕터의 입력단과 출력단 사이에 접속되는 샘플링 스위치(sampling switch)와, 트랜스컨덕터의 입력단에 접속된 캐패시터를 포함한다. 트랜스컨덕터는 도 3에 도시된 바와 같이 입력단(21)에 접속된 접속형 드레인 및 제 1 또는 제 2 출력단(22 또는 23) 중 어느 하나에 제각기 접속된 접속형 게이트(connected gate)를 가지고 AB 클래스 메모리 셀을 형성하는 NMOS/PMOS 트랜지스터의 쌍으로서 구현된다. 이와 다른 트랜스컨덕터 구성을 이용할 수도 있다. 샘플링 스위치는 MOS 트랜지스터에 의해 물리적으로 구현된다. 캐패시터는 회로의 기생 용량(parasitic capacitance), 특히 게이트 용량을 이용하여 물리적으로 구현되고, 필요한 경우, 추가적인 명확한 캐패시터(explicit capacitor)를 이용 하여 물리적으로 구현된다. 스위칭 전류 샘플 및 유지 회로(20A, 20B)는 교번적으로 샘플링 동작을 수행한다. 스위칭 전류 샘플 및 유지 회로(20A 또는 20B)의 샘플링 동작에 있어서, 샘플링 스위치를 닫으면, 입력단(21) 및 유지 회로와 샘플링 회로사이에서 전류가 흐르고, 이 전류는 초기에 제각기의 트랜스컨덕터의 게이트에서 흐른다. 게이트 전류는 제각기의 트랜스컨덕터의 트랜지스터의 게이트 용량이 충전되게 하고 그것으로 제각기의 출력단(22 또는 23)에서 게이트 전압의 증가를 초래한다. 결과적으로 드레인은 전류를 전도하기 시작하고, 전류는 게이트에서 흐르지 않게 되어 게이트 용량이 충전된 상태로 유지되게 된다. 이 상태에서, 제각기의 샘플 및 유지 회로(20A 또는 20B)는 대향하는 샘플 및 유지 회로(20A 또는 20B)의 결합된 입력 전류 및 유지 전류를 샘플링함으로써 적분을 수행한다. 샘플링 동작을 수행하지 않을 때, 스위칭 전류 샘플 및 유지 회로(20A, 20B)는 유지 동작을 수행한다. 유지 동작에 있어서, 제각기의 샘플링 스위치는 열리고, 제각기의 출력단(22 또는 23)에서 게이트 전압이 유지되며, 그것으로 이전에 샘플링되었던 드레인 전류를 유지시킨다. 각각의 샘플링 동작 및 각각의 유지 동작의 지속 기간은 T이다. 제 1 및 제 2 스위칭 전류 샘플 및 유지 회로(20A, 20B)는 교번적으로 샘플링하고 교번적으로 유지하는 것에 의해 연속적인 샘플링을 제공한다. 스위칭 전류 샘플 및 유지 회로(20A, 20B) 중 하나가 유지 동작을 수행할 때, 다른 하나는 유지 전류와 입력단(21)에서 흐르는 전류의 합계를 샘플링한다. 이 방식으로, 입력단(21)에서 흐르는 전류는 적분된다. 제 1 및 제 2 스위칭 전류 샘플 및 유지 회로(20A, 20B)가 적분 기능 및 유지 기능을 스와핑(swap)할 때마다, 입력단(21)에 서 흐르는 전류의 방향은 반전되어야 한다.
각 적분기 코어 회로(20, 30, 40, 50) 내의 샘플링 스위치는 도 5에 도시된 바와 같은 스위칭 시퀀스에 따라서 작동되어, 각각 T보다 약간 작은 지속 기간을 갖는 연속적인 주기(Φ1', Φ2', Φ3', Φ 4')에서, 다음의 상태 시퀀스가 설정되게 한다. 즉, 주기(Φ1', Φ3')에서, 제 1 스위칭 전류 샘플 및 유지 회로(20A, 30A, 40A, 50A)는 샘플링 동작을 수행하고 제 2 스위칭 전류 샘플 및 유지 회로(20B, 30B, 40B, 50B)는 유지 동작을 수행하며, 주기(Φ2', Φ4')에서, 제 1 스위칭 전류 샘플 및 유지 회로(20A, 30A, 40A, 50A)는 유지 작업을 수행하고 제 2 스위칭 전류 샘플 및 유지 회로(20B, 30B, 40B, 50B)는 샘플링 작업을 수행한다. 도 5에서 스위칭 시퀀스 내의 높은 레벨은 닫힌 스위치에 대응되고, 낮은 레벨은 열린 스위치에 대응된다. 스위칭 시퀀스 내의 전이 기간은 과장되었다. 특히, 각각의 적분 코어 회로(20, 30, 40, 50) 내에서 스위칭 전류 샘플 및 유지 회로에 전달되는 입력 전류가 대응되는 주기(Φ1, Φ2, Φ3, Φ4)의 끝에서 제 1 스위칭 수단에 의해 차단되기 전에, 주기(Φ1', Φ2', Φ3', Φ 4')에서의 각 스위칭 전류 샘플 및 유지 회로의 샘플링 동작을 종료시키는 것에 의해서 정확한 샘플링이 되게 한다.
제 1 스위칭 수단(60)에 대해서 앞서 설명된 스위칭 동작은 적분기 코어 회로(20, 30, 40, 50)의 샘플링 동작 실행과 동기적으로 실행되어, 신호 전류의 각각의 차동 쌍의 전류 스와핑(즉,
Figure 112004029924914-pct00018
와
Figure 112004029924914-pct00019
의 스와핑 및
Figure 112004029924914-pct00020
와
Figure 112004029924914-pct00021
의 스와핑)에 의해 입력 신호 전류(
Figure 112004029924914-pct00022
,
Figure 112004029924914-pct00023
,
Figure 112004029924914-pct00024
,
Figure 112004029924914-pct00025
)의 연속적인 적분이 가능해지게 한다.
제 1 구성의 스케일링 회로는 적분 코어 회로(20, 30, 40, 50)의 제 1 및 제 2 출력단(22, 32, 42, 52, 23, 33, 43, 53)에 접속되고, 이들 출력단에 전달되는 신호에 제 1 스케일링 계수 α1을 인가하는 도 1에 도시된 70 및 71을 포함한다. 제 1 구성의 스케일링 회로(70, 71)는, -α1G의 트랜스컨덕턴스를 갖는 트랜스컨덕터로서 구현되는 이러한 8개의 스케일링 회로(701, 702, 703, 704, 711, 712, 713, 714)를 포함한다.
또한, 제 2 구성의 스케일링 회로는 적분 코어 회로(20, 30, 40, 50)의 제 1 및 제 2 출력단(22, 32, 42, 52, 23, 33, 43, 53)에 접속되고, 도 1에 있어서 이들 출력단에 전달되는 신호에 제 2 스케일링 계수 α0을 인가하는 80 및 81을 포함한다. 제 2 구성의 스케일링 회로(80 , 81)는 -α0G의 트랜스컨덕턴스를 갖는 트랜스컨덕터로서 구현되는 이러한 8개의 스케일링 회로(801, 802, 803, 804, 811, 812, 813, 814)를 포함한다.
제 1 및 제 2 구성의 스케일링 회로(70, 71, 80, 81)에서 각 트랜스컨덕터는 도 6에 도시된 스케일링 회로(701)에서와 같이 입력단이 게이트에 접속되고, 출력단이 드레인에 접속되는 NMOS/PMOS 트랜지스터의 쌍으로서 구현된다. 스케일링 계수(α1, α0)는 스케일링 회로 내에서 트랜지스터의 폭/길이 비에 의해 결정된다. 스위칭 전류 샘플 및 유지 회로(20A, 20B, 30A, 30B, 40A, 40B, 50A, 50B)에서와 같이 스케일링 회로(70, 71, 80, 81)에서도 이와 다른 트랜스컨덕터 구성을 사용할 수 있다.
제 2 스위칭 수단은 적분 코어 회로(20, 30, 40, 50)의 제 1 및 제 2 출력단(22, 32, 42, 52, 23, 33, 43, 53)을 제 1 및 제 2 구성의 스케일링 회로(70, 71, 80, 81)에 접속시키며, 제 2 스위칭 수단은 도 5에 도시된 스위칭 시퀀스에 따라서 작동되어 기간(Φ12, Φ23, Φ34, Φ41)(Φ12=Φ1+Φ2, Φ23=Φ2+Φ3, Φ34=Φ3+Φ4 및 Φ41=Φ4+Φ1의 관계식에 의해 정의됨) 동안에, 도 8에 표로 작성되고 도 7에 표시된 결합 관계를 형성하는 도 1의 90 및 91을 포함한다. 각각의 제 1 및 제 2 스위칭 전류 샘플 및 유지 회로(20A, 20B, 30A, 30B, 40A, 40B, 50A, 50B)에 있어서, 샘플링 주기의 시작 부분에서만 결합된 스케일링 회로의 변화가 발생하고, 그에 따라 동일한 스케일링 회로는 해당 샘플링 주기 및 후속하는 해당 유지 주기에 걸쳐 유지된다.
제 3 스위칭 수단은 제 1, 제 2, 제 3 및 제 4 신호 출력단(14, 15, 16, 17)을 제 1 구성의 스케일링 회로(70, 71)에 접속시키고, 도 5에 도시된 스위칭 시퀀스에 따라서 작동되어 기간(Φ12, Φ23, Φ34, Φ41) 동안에 도 10에 표로 작성되고 도 9에 표시된 결합 관계를 형성하는 도 1에 도시된 92, 93을 포함한다.
제 2 및 제 3 스위칭 수단(90, 91, 92, 93)에 의한 동작을 조합한 결과를 가지고, 도 11에 표로 작성된 스위칭 전류 샘플 및 유지 회로(20A, 20B, 30A, 30B, 40A, 40B, 50A, 50B) 및 스케일링 회로(701∼704 및 711∼714)에서, 주기(Φ1, Φ2, Φ3, Φ4) 동안의 출력 신호 전류(
Figure 112010004788013-pct00026
,
Figure 112010004788013-pct00027
,
Figure 112010004788013-pct00028
,
Figure 112010004788013-pct00029
)를 도출한다. 도 11에서, 첨자인 -S를 스위칭 전류 샘플 및 유지 회로의 참조 번호 뒤에 포함시켜서 스위칭 전류 샘플 및 유지 회로가 샘플링을 수행한다는 것을 나타내고, 첨자인 -H를 포함시켜서 스위칭 전류 샘플 및 유지 회로가 유지를 수행한다는 것을 나타낸다. 각각의 주기(Φ1, Φ2, Φ3, Φ4) 동안에, 각각의 동일 위상 출력 신호 전류(
Figure 112010004788013-pct00030
,
Figure 112010004788013-pct00031
)는 제 1 및 제 2 적분기 코어 회로(20, 30)에서부터 흐르고, 제 1 구성의 스케일링 회로(70, 71)에 의해서 스케일링되는 전류(여기에서,
Figure 112010004788013-pct00032
는 70에 의해 스케일링되고
Figure 112010004788013-pct00033
는 71에 의해 스케일링됨)의 합계이며, 각각의 직교 위상 출력 신호 전류(
Figure 112010004788013-pct00034
,
Figure 112010004788013-pct00035
)는 제 3 및 제 4 적분기 코어 회로(40, 50)에서부터 흐르고, 제 1 구성의 스케일링 회로(70, 71)에 의해서 스케일링되는 전류(
Figure 112010004788013-pct00036
는 70에 의해 스케일링되고,
Figure 112010004788013-pct00037
는 71에 의해 스케일링됨)의 합계이다. 4개의 주기(Φ1, Φ2, Φ3, Φ4)의 전체 시퀀스에 걸쳐서, 각각의 출력 신호 전류(
Figure 112010004788013-pct00038
,
Figure 112010004788013-pct00039
)는 기간 T와 동일한 주기 동안에 제 1 구성의 스케일링 회로(70, 71)의 부분인 70의 4개의 스케일링 회로(701, 702, 703, 704) 전부에 의해 스케일링되고, 각각의 출력 신호 전류(
Figure 112010004788013-pct00040
,
Figure 112010004788013-pct00041
)는 기간 T와 동일한 주기 동안에 제 1 구성의 스케일링 회로(70, 71)의 부분인 71의 4개의 스케일링 회로(711, 712, 713, 714) 전부에 의해 스케일링된다. 그러므로, 4개의 스케일링 회로(701∼704)의 그룹 내에서의 미스매칭 효과는 Φ1, Φ2, Φ3, Φ4의 전체 시퀀스에 걸쳐서
Figure 112010004788013-pct00042
및
Figure 112010004788013-pct00043
에 대해 평균화되고, 4개의 스케일링 회로(711∼714)의 그룹 내에서의 미스매칭 효과는 Φ1, Φ2, Φ3, Φ4의 전체 시퀀스에 걸쳐서
Figure 112010004788013-pct00044
및
Figure 112010004788013-pct00045
에 대해 평균화된다. 다르게 말하면, 각각의 출력 신호 전류(
Figure 112010004788013-pct00046
,
Figure 112010004788013-pct00047
)는 제 1 스케일링 계수 α1의 4개의 값에 대한 동일한 평균값에 의해 영향을 받고, 각각의 출력 신호 전류(
Figure 112010004788013-pct00048
,
Figure 112010004788013-pct00049
)는 제 1 스케일링 계수 α1의 서로 다른 4개의 값에 대한 동일한 평균값의 영향을 받는다. 차동 출력 신호 전류(
Figure 112010004788013-pct00050
, -
Figure 112010004788013-pct00051
,
Figure 112010004788013-pct00052
, -
Figure 112010004788013-pct00053
)는 모두 제 1 구성의 스케일링 회로(70, 71)에 속하는 8개의 스케일링 회로 전체에 걸쳐서 평균화된다.
제 1 및 제 2 적분기 코어 회로(20, 30)가 오직 동일 위상 출력 신호 전류(
Figure 112004029924914-pct00054
,
Figure 112004029924914-pct00055
)만을 공급하고, 제 3 및 제 4 적분기 코어 회로(40, 50)가 오직 직교 위상 출력 신호 전류(
Figure 112004029924914-pct00056
,
Figure 112004029924914-pct00057
)만을 공급하기 때문에, 적분기 코어 회로(20, 30, 40, 50) 내에 저장된 신호는 동일 위상 신호 경로와 직교 위상 신호 경로 사이에서 전달되지 않는다.
제 2 구성의 스케일링 회로(80, 81)는 기간(Φ12, Φ23, Φ 34, Φ41) 동안에 도 10의 표에 정의되고 도 9에 표시된 결합 관계를 형성하는 제 4 스위칭 수단(94, 95)을 이용하여 결합되는 제 1, 제 2, 제 3 및 제 4 신호 입력단(10, 11, 12, 13)에 제 1, 제 2, 제 3 및 제 4 피드백 전류(
Figure 112004029924914-pct00058
,
Figure 112004029924914-pct00059
,
Figure 112004029924914-pct00060
,
Figure 112004029924914-pct00061
)를 제각기 결합시킨다.
제 2 및 제 4 스위칭 수단(90, 91, 94, 95)의 동작을 조합한 결과로, 주기(Φ1, Φ2, Φ3, Φ4) 동안에 도 12에 표로 작성된 바와 같은 스위칭 전류 샘플 및 유 지 회로(20A, 20B, 30A, 30B, 40A, 40B, 50A, 50B) 및 스케일링 회로(801∼804 및 811∼814)로부터 제 1, 제 2, 제 3 및 제 4 피드백 전류(
Figure 112004029924914-pct00062
,
Figure 112004029924914-pct00063
,
Figure 112004029924914-pct00064
,
Figure 112004029924914-pct00065
)를 제각기 제 1, 제 2, 제 3 및 제 4 신호 입력단(10, 11, 12, 13)에 제공하게 된다. 도 12에서, 첨자인 -S를 스위칭 전류 샘플 및 유지 회로의 참조 번호 뒤에 포함하여 스위칭 전류 샘플 및 유지 회로가 샘플링을 수행한다는 것을 나타내고, 첨자인 -H를 포함하여 스위칭 전류 샘플 및 유지 회로가 유지를 수행한다는 것을 나타낸다. 각각의 주기(Φ1, Φ2, Φ3, Φ4 ) 동안에, 제각기 제 1 및 제 2 신호 입력단(10, 11)으로 피드백되는 각각의 전류(
Figure 112004029924914-pct00066
,
Figure 112004029924914-pct00067
)는 제 3 및 제 4 적분기 코어 회로(40, 50)에서부터 흐르고, 제 2 구성의 스케일링 회로(80, 81)에 의해 스케일링되는 전류(여기에서,
Figure 112004029924914-pct00068
는 81에 의해 스케일링되고,
Figure 112004029924914-pct00069
는 80에 의해 스케일링됨)의 합계이고, 제각기 제 3 및 제 4 신호 입력단(12, 13)으로 피드백되는 각각의 전류(
Figure 112004029924914-pct00070
,
Figure 112004029924914-pct00071
)는 제 3 및 제 4 적분기 코어 회로(40, 50)에서부터 흐르고 제 2 구성의 스케일링 회로(80, 81)에 의해 스케일링되는 전류(
Figure 112004029924914-pct00072
는 81에 의해 스케일링되고,
Figure 112004029924914-pct00073
는 80에 의해 스케일링됨)의 합계이다. 제각기 제 1 및 제 2 신호 입력단(10, 11)으로 피드백되는 전류(
Figure 112004029924914-pct00074
,
Figure 112004029924914-pct00075
)는 직교 위상 입력 신호 전류(
Figure 112004029924914-pct00076
,
Figure 112004029924914-pct00077
)를 적분하는 제 3 및 제 4 적분기 코어 회로(40, 50)에서 도출되고, 제각기 제 3 및 제 4 신호 입력단(12, 13)으로 피드백되는 전류(
Figure 112004029924914-pct00078
,
Figure 112004029924914-pct00079
)는 동일 위상 입력 신호 전류(
Figure 112004029924914-pct00080
)를 적분하는 제 1 및 제 2 적분기 코어 회로(20, 30)에서 도출된다. 그러므로, 동일 위 상 및 직교 위상 피드백 전류 사이에는 교차 결합이 존재한다.
4개의 주기(Φ1, Φ2, Φ3, Φ4)의 전체 시퀀스에 걸쳐서, 기간 T와 동일한 주기 동안에 각각의 피드백 전류(
Figure 112010004788013-pct00081
및
Figure 112010004788013-pct00082
)는 제 2 구성의 스케일링 회로(80, 81)의 부분인 80의 4개의 스케일링 회로(801, 802, 803, 804) 전부에 의해 스케일링되고, 각각의 피드백 전류(
Figure 112010004788013-pct00083
및
Figure 112010004788013-pct00084
)는 기간 T와 동일한 주기 동안에 제 2 구성의 스케일링 회로(80, 81)의 부분인 81의 4개의 스케일링 회로(811, 812, 813, 814) 전부에 의해 스케일링된다. 그러므로, 4개의 스케일링 회로(801∼804)의 그룹 내에서의 미스매칭 효과는 Φ1, Φ2, Φ3, Φ4의 전체 시퀀스에 걸쳐
Figure 112010004788013-pct00085
및 에 대해 평균화되고, 4개의 스케일링 회로(811∼814)의 그룹 내에서의 미스매칭 효과는 Φ1, Φ2, Φ3, Φ4의 전체 시퀀스에 걸쳐
Figure 112010004788013-pct00087
및
Figure 112010004788013-pct00088
에 대해 평균화된다. 다르게 말하면, 각각의 피드백 전류(
Figure 112010004788013-pct00089
및
Figure 112010004788013-pct00090
)는 제 2 스케일링 계수 α0의 4개의 값에 대한 동일한 평균값의 영향을 받고, 각각의 피드백 전류(
Figure 112010004788013-pct00091
및
Figure 112010004788013-pct00092
)는 제 2 스케일링 계수 α0의 서로 다른 4개의 값에 대한 동일한 평균값의 영향을 받는다.
각각의 적분기 코어 회로(20, 30, 40, 50)는 임의의 주기(Φ1, Φ2, Φ3, Φ4) 동안에 제각기의 적분기 코어 회로에 결합되는 제 1 스케일링 회로(701∼704)와 연결되어 작동함으로써 각각의 주기(Φ1, Φ2, Φ3, Φ4) 내의 실수 바이리니어 적분기를 형성한다. 이들 실수 바이리니어 적분기는 피드백 전류(
Figure 112007088895111-pct00093
,
Figure 112007088895111-pct00094
,
Figure 112007088895111-pct00095
,
Figure 112007088895111-pct00096
)와 상호 교환된 정 및 부의 차동 동일 위상 피드백 전류(
Figure 112007088895111-pct00097
,
Figure 112007088895111-pct00098
)의 교차 결합과 함께, 각각의 주기(Φ1, Φ2, Φ3, Φ4) 내의 복소 스위칭 전류 바이리니어 적분기를 형성한다. 명확하게, 이 상호 교환은 제 3 신호 입력단(12)에서
Figure 112007088895111-pct00099
와
Figure 112007088895111-pct00100
가 합산되고, 제 4 신호 입력단(13)에서
Figure 112007088895111-pct00101
와
Figure 112007088895111-pct00102
가 합산되는 반면에, 제 1 신호 입력단(10)에서
Figure 112007088895111-pct00103
와
Figure 112007088895111-pct00104
와 합산되고, 제 2 신호 입력단(11)에서
Figure 112007088895111-pct00105
와
Figure 112007088895111-pct00106
가 합산되는 것을 의미한다.
선택적으로, 이와 다른 형태의 적분기 코어 회로(20, 30, 40, 50)를 사용할 수 있다.
선택적으로, 이와 다른 형태의 스케일링 회로를 사용할 수 있다.
선택적으로, 샘플링 동작의 개시 때에 스케일링 회로의 결합을 스위칭 전류 샘플 및 유지 회로로 변경시키는 이와 다른 스위칭 시퀀스를 사용할 수 있다.
선택적으로, 예를 들면 8개의 샘플링 주기 등과 같은 4개의 샘플링 주기 이외의 반복 주기를 갖는 이와 다른 스위칭 시퀀스를 사용할 수 있다.
선택적으로, 매칭 성능을 감소시킬 가능성이 있기는 하지만 스케일링 회로의 서브셋(subset)에 걸쳐 평균화를 수행할 수도 있다. 예를 들면 제 1 또는 제 2 구성의 스케일링 회로(70, 71, 80, 81) 내의 스케일링 회로에 대해서만 평균화를 수행하거나, 제 1 또는 제 2 구성의 스케일링 회로 내에 있는 스케일링 회로의 서브셋에 대해서만 평균화를 수행할 수 있다.
본 발명에 따른 DEM을 구비한 하나 이상의 복소 스위칭 전류 바이리니어 적분기(100)를 가지고 필터를 구성할 수 있다. 이러한 필터에 있어서, 요구되는 주 파수 응답에 따라서, 서로 다른 값의 스케일링 계수에 의해 스케일링되는 추가적인 출력 신호 전류를 제공할 필요가 있을 것이다. 서로 다른 스케일링 계수에도 불구하고, 제 1 구성의 스케일링 회로(70, 71)를 중복시키고, 이러한 중복된 제 1 구성의 스케일링 회로(70, 71)를 제 2 스위칭 수단(90, 91)에 결합시키고, 중복된 제 3 스위칭 수단(92, 93)을 중복된 제 1 구성의 스케일링 회로(70, 71)에 결합시키는 것에 의해 이러한 추가적인 출력 신호 전류를 제공한다. 도 15는 서로 다른 값의 스케일링 계수인 αk(k=1…n)에 의해서 스케일링되는 출력 신호 전류(10)(
Figure 112004029924914-pct00107
)가 제 2 스위칭 수단(90, 91)의 부분인 90으로부터 도출되는 방식에 대해 나타낸다. 블록(70, 70', 70'') 내의 스케일링 회로는 스케일링 계수를 제외하고는 동일한데, 블록(70)은 스케일링 계수 α1을 인가하고, 블록(70')은 스케일링 계수 α2를 인가하며, 블록(70'')은 스케일링 계수 αn을 인가한다. 블록(93, 93', 93'')은 동일하다. 당업자라면 스케일링 계수인 αk(k=1…n)의 값에 의해서 스케일링되는 출력 신호 전류(
Figure 112004029924914-pct00108
)가 제 2 스위칭 수단(90, 91)의 부분인 91로부터 동일한 방식으로 도출될 수 있다는 것을 인식할 것이다.
도 16에는 그의 적어도 하나가 본 발명에 따라서 형성되는 5개의 복소 스위칭 전류 바이리니어 적분기(100a, 100b, 100c, 100d, 100e)로 이루어진 캐스케이드를 포함하는 필터(600)가 도시되어 있다. 필터 동일 위상 입력 신호(Iinput)는 캐스케이드 내에서 제 1 복소 스위칭 전류 바이리니어 적분기(100a)의 제 1 및 제 2 신 호 입력단(10, 11)에 결합되고 필터 직교 위상 입력 신호(Qinput)는 캐스케이드 내에서 제 1 복소 스위칭 전류 바이리니어 적분기(100a)의 제 3 및 제 4 신호 입력단(12, 13)에 결합된다. 도 16에서는, 명료성을 위해서 차동 신호의 정 및 부의 성분을 별도로 식별하지 않았고, 상호 접속부의 정 및 부의 차동 성분도 별도로 식별하지 않았다. 캐스케이드의 제 1 복소 스위칭 전류 바이리니어 적분기(100a)는 제각기 스케일링 계수 α1, α2에 의해 스케일링되는 신호 출력(I0(α 1), Q0(α1) 및 I0(α2), Q0(α2))을 전달한다. 캐스케이드 내의 각 적분기(100a∼100e)는 잘 알려진 설계 방법에 따라서 선택된 스케일링 계수에 의해 스케일링되어 필터(600)에서 요구되는 주파수 응답을 달성하는 출력 신호를 전달한다. 또한 잘 알려진 설계 방법에 따라서 선택되는 캐스케이드 내의 적분기(100a∼100e)들 사이에는 피드백 및 피드포워드(feed forward) 결합이 존재한다. 필터링된 신호(Ioutput, Qoutput)는 필터의 출력단에서 캐스케이드의 최종 적분기 스테이지(100e)로부터 전달된다. 필터(600)는 집적 회로로서 구현될 수 있다.
도 17은 로우-IF 아키텍쳐를 가지고, 도 16을 참조하여 상술된 바와 같이 본 발명에 따른 복소 스위칭 전류 바이리니어 적분기를 구비한 필터를 포함하는 무선 수신기(900)에 대해 나타낸다. 수신기(900)는 안테나(901)로부터 무선 신호를 수신하기 위해 결합되어 있다. 수신된 신호는 RF 안테나 필터(910) 내에 필터링되고, 그 후에 로우 노이즈 증폭기(low noise amplifier)(920) 내에서 증폭된다. 로우 노이즈 증폭기(920)는 밸런스 신호(balanced signal)를 전달하기 위해 제 1 믹서(930)의 제 1 입력단 및 제 2 믹서(935)의 제 1 입력단에 접속되어 있다. 제 1 믹서(930)의 제 2 입력단은 국부 발진기(local oscillator)(950)로부터 국부 발진 신호(local oscillator signal)를 수신하고, 본 발명에 따른 동적 소자 매칭을 갖는 복소 스위칭 전류 바이리니어 적분기(100)를 포함하는 다중 위상 로우-IF 필터(970)에 밸런스 동일 위상 로우-IF 신호를 전달한다. 제 2 믹서(935)의 제 2 입력단은 90° 위상 시프터(phase shifter)(940)를 통해 국부 발진기(950)로부터 국부 발진 신호를 수신하고 밸런스 직교 위상 로우-IF 신호를 다중 위상 로우-IF 필터(970)에 전달한다. 다중 위상 로우-IF 필터(970)는 밸런스 동일 위상 및 직교 위상으로 필터링된 로우-IF 신호를 데이터 복조기(data demodulator)(980)(출력단(990)에서 복조된 데이터를 전달함)에 전달한다. 무선 수신기(900)는 집적 회로로서 구현될 수 있다.
예를 들면 무선 수신기용 채널 필터 등과 같이 스위칭 전류 기법을 사용하는 전자 회로.

Claims (14)

  1. 복소 스위칭 전류 바이리니어 적분기(complex switched-current bilinear integrator)로서,
    동일 위상 입력 신호(in-phase input signals)의 차동 쌍을 위한 제 1 및 제 2 입력단과,
    직교 위상 입력 신호(quadrature-phase input signals)의 차동 쌍을 위한 제 3 및 제 4 입력단과,
    동일 위상 출력 신호의 차동 쌍을 위한 제 1 및 제 2 출력단과,
    직교 위상 출력 신호의 차동 쌍을 위한 제 3 및 제 4 출력단과,
    샘플 및 유지 회로(sample-and-hold circuit)들과 그에 결합된 스케일링 회로(coupled scaling circuit)들로 이루어져 상기 입력단들과 출력단들을 결합시키는 장치와,
    동적 소자 매칭(dynamic element matching) 수단을 포함하되,
    상기 스케일링 회로들 중 적어도 일부는 사전결정된 스위칭 시퀀스에 따라서 상호 교환되고,
    상기 샘플 및 유지 회로들 중 임의의 회로에 연결된 스케일링 회로의 변화는 상기 스케일링 회로가 연결된 해당 샘플 및 유지 회로에 의한 샘플링 동작의 시작시에 발생하는
    복소 스위칭 전류 바이리니어 적분기.
  2. 제 1 항에 있어서,
    상기 샘플 및 유지 회로와 그에 결합된 스케일링 회로로 이루어진 장치는,
    상기 제 1, 제 2, 제 3 및 제 4 입력단 각각에 존재하는 신호들을 적분하는 수단과,
    상기 적분된 신호들을 각각 제 1 스케일링 계수로 스케일링하는 수단과,
    상기 적분된 신호들을 제 2 스케일링 계수로 스케일링하는 수단과,
    상기 제 2 스케일링 계수로 스케일링된 상기 적분 신호들을 상기 입력단들에 결합시킴으로써 상기 동일 위상 신호 및 상기 직교 위상 신호가 교차-결합되도록 하는 수단을 제공하는
    복소 스위칭 전류 바이리니어 적분기.
  3. 제 2 항에 있어서,
    상기 제 1 스케일링 계수를 적용하는 상기 스케일링 회로들 중 적어도 일부가 상호 교환되거나 또는 상기 제 2 스케일링 계수를 적용하는 상기 스케일링 회로들 중 적어도 일부가 상호 교환되는
    복소 스위칭 전류 바이리니어 적분기.
  4. 제 2 항에 있어서,
    상기 제 1 스케일링 계수를 적용하는 상기 스케일링 회로들 중 적어도 일부가 상호 교환되고, 상기 제 2 스케일링 계수를 적용하는 상기 스케일링 회로들 중 적어도 일부가 상호 교환되는
    복소 스위칭 전류 바이리니어 적분기.
  5. 제 4 항에 있어서,
    상기 상호 교환에 의해서 4개의 제 1 스케일링 계수의 평균화 및/또는 4개의 제 2 스케일링 계수의 평균화가 달성되는
    복소 스위칭 전류 바이리니어 적분기.
  6. 제 5 항에 있어서,
    상기 사전결정된 스위칭 시퀀스는 4개의 상기 샘플링 동작의 반복 주기를 갖는
    복소 스위칭 전류 바이리니어 적분기.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적분 수단은 교번적으로 샘플링 동작을 수행하고 교번적으로 유지 동작을 수행하는 한 쌍의 상기 샘플 및 유지 회로를 포함하고,
    상기 샘플링 동작은 상기 입력단 중의 하나에 존재하는 신호 및 상기 한 쌍의 다른 샘플 및 유지 회로에 의해서 동시에 유지되는 신호를 동시에 샘플링하는 동작을 포함하는
    복소 스위칭 전류 바이리니어 적분기.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 입력단에서의 신호를 스와핑(swapping)하고 상기 제 3 및 제 4 입력단에서의 신호를 스와핑하는 스위칭 수단(switching means)을 포함하되,
    상기 스와핑은 상기 제각기의 입력단에 결합된 상기 샘플 및 유지 회로의 교번적인 샘플링 동작 및 유지 동작과 동기적(synchronous)으로 수행되는
    복소 스위칭 전류 바이리니어 적분기.
  9. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 복소 스위칭 전류 바이리니어 적분기를 포함하는 필터.
  10. 청구항 9에 기재된 필터를 포함하는 무선 수신기(radio receiver).
  11. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 복소 스위칭 전류 바이리니어 적분기를 포함하는 집적 회로.
  12. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 복소 스위칭 전류 바이리니어 적분기를 포함하는 장치.
  13. 청구항 9에 기재된 필터를 포함하는 집적 회로.
  14. 청구항 10에 기재된 무선 수신기를 포함하는 집적 회로.
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