JPH0541646A - トランス駆動回路 - Google Patents
トランス駆動回路Info
- Publication number
- JPH0541646A JPH0541646A JP19757691A JP19757691A JPH0541646A JP H0541646 A JPH0541646 A JP H0541646A JP 19757691 A JP19757691 A JP 19757691A JP 19757691 A JP19757691 A JP 19757691A JP H0541646 A JPH0541646 A JP H0541646A
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- output
- switches
- analog switch
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Abstract
(57)【要約】
【目的】ＣＣＩＴＴ勧告Ｉ．４３０のＳバス信号である
２進“＋０”あるいは２進“−０”出力状態から２進
“１”出力へ遷移する場合に、ある一定の期間、出力端
９，１０を接地し過渡的スイッチング雑音を抑えると共
に高インピーダンス状態にすることにより、２進“１”
時の出力インピーダンスの規格を満足させる。 【構成】ＮＯＲ回路１５出力の立上りをトリガーとした
単安定マルチバイブレータ１６の出力をＯＲ回路１９，
２０に入力し、これらＯＲ回路１９，２０出力を同時に
高レベルにすると、アナログスイッチ６，８がオンし、
出力端９，１０が接地レベルになる。
２進“＋０”あるいは２進“−０”出力状態から２進
“１”出力へ遷移する場合に、ある一定の期間、出力端
９，１０を接地し過渡的スイッチング雑音を抑えると共
に高インピーダンス状態にすることにより、２進“１”
時の出力インピーダンスの規格を満足させる。 【構成】ＮＯＲ回路１５出力の立上りをトリガーとした
単安定マルチバイブレータ１６の出力をＯＲ回路１９，
２０に入力し、これらＯＲ回路１９，２０出力を同時に
高レベルにすると、アナログスイッチ６，８がオンし、
出力端９，１０が接地レベルになる。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＭＩ符号を出力とす
るトランス駆動回路に関する。
るトランス駆動回路に関する。
【０００２】
【従来の技術】現在、ＣＣＩＴＴ勧告Ｉ．４３０で規定
されている基本インタフェースにおいて、その規定点で
あるＳ点、Ｔ点の送信・受信に使用される信号はＡＭＩ
（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏ
ｎ）符号である。
されている基本インタフェースにおいて、その規定点で
あるＳ点、Ｔ点の送信・受信に使用される信号はＡＭＩ
（Ａｌｔｅｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏ
ｎ）符号である。
【０００３】従来、その送信用トランス駆動回路は、図
５（ａ）に示す回路が考案されている。特願平１−１７
４６０７「トランス駆動回路」参照。この回路は、基準
電圧電流源１、クロックドライバ２ａ、アナログスイッ
チ（以降スイッチという）５，７，３１〜３３を備えて
いる。
５（ａ）に示す回路が考案されている。特願平１−１７
４６０７「トランス駆動回路」参照。この回路は、基準
電圧電流源１、クロックドライバ２ａ、アナログスイッ
チ（以降スイッチという）５，７，３１〜３３を備えて
いる。
【０００４】ここで基準電圧電流源１の出力はスイッチ
５，７の一方の端子に接続され、スイッチ５の他方の端
子はスイッチ３１及び３３の端子に接続され、この端子
を出力端子９としている。スイッチ７の他方の端子はス
イッチ３２及び３３の他方の端子に接続され、この端子
を出力端子１０としている。
５，７の一方の端子に接続され、スイッチ５の他方の端
子はスイッチ３１及び３３の端子に接続され、この端子
を出力端子９としている。スイッチ７の他方の端子はス
イッチ３２及び３３の他方の端子に接続され、この端子
を出力端子１０としている。
【０００５】出力端子９は送信用トランス１１の１次側
コイル１２（以降Ｌ１という）の一方の端子に接続さ
れ、出力端子１０は送信用トランス１１のＬ１の残る端
子に接続される。送信用トランス１１の２次側コイル３
（以降Ｌ２という）の二つの端子は負荷抵抗値Ｚを有す
る負荷抵抗１４に接続される。この送信用トランス１１
のＬ１、Ｌ２の巻き極性は黒丸で示している。
コイル１２（以降Ｌ１という）の一方の端子に接続さ
れ、出力端子１０は送信用トランス１１のＬ１の残る端
子に接続される。送信用トランス１１の２次側コイル３
（以降Ｌ２という）の二つの端子は負荷抵抗値Ｚを有す
る負荷抵抗１４に接続される。この送信用トランス１１
のＬ１、Ｌ２の巻き極性は黒丸で示している。
【０００６】クロックドライバ２ａの回路図は図５
（ｂ）に示す通り、バッファ１７，１８およびＮＯＲ回
路３４で構成され、スイッチ５，７，３１〜３３は信号
φ１，φ２，φ３で駆動され、信号φ１が高レベル時に
スイッチ５，３２がオン、信号φ２が高レベル時にスイ
ッチ７，３１がオン、信号φ３が高レベル時にスイッチ
３３がオンになる。
（ｂ）に示す通り、バッファ１７，１８およびＮＯＲ回
路３４で構成され、スイッチ５，７，３１〜３３は信号
φ１，φ２，φ３で駆動され、信号φ１が高レベル時に
スイッチ５，３２がオン、信号φ２が高レベル時にスイ
ッチ７，３１がオン、信号φ３が高レベル時にスイッチ
３３がオンになる。
【０００７】従って、図６に示すようなタイミング・チ
ャートでＩＮ＋、ＩＮ−を入力すると信号φ１、φ２、
φ３が発生する。送信用トランス１１のＬ２の負荷抵抗
１４の両端の出力電圧ＶOUT はクロックφ１が高レベル
時に正極性パルス（以下、２進“＋０”という）を、ク
ロックφ２が高レベル時に負極性パルス（以下、２進
“−０”という）を、クロックφ３が高レベル時には０
レベル（以下、２進“１”という）になる。
ャートでＩＮ＋、ＩＮ−を入力すると信号φ１、φ２、
φ３が発生する。送信用トランス１１のＬ２の負荷抵抗
１４の両端の出力電圧ＶOUT はクロックφ１が高レベル
時に正極性パルス（以下、２進“＋０”という）を、ク
ロックφ２が高レベル時に負極性パルス（以下、２進
“−０”という）を、クロックφ３が高レベル時には０
レベル（以下、２進“１”という）になる。
【０００８】スイッチ５，７，３１，３２のオン抵抗を
ｒ０と仮定するとトランス駆動時の等価回路は、図７の
ようになり出力電圧ＶOUT は次の（１）式のようにな
る。
ｒ０と仮定するとトランス駆動時の等価回路は、図７の
ようになり出力電圧ＶOUT は次の（１）式のようにな
る。
【０００９】ＶOUT ＝Ｉ×ｎ×Ｚ … （１） ここで、Ｉは定電流源の電流値、ｎは送信トランスの巻
き線比、Ｚは負荷抵抗である。このようにスイッチのオ
ン抵抗ｒ０、コイルの内部抵抗ｒ１，ｒ２に依存しない
ので、伝達特性エラーがなく、また負荷抵抗Ｚが下がっ
たときは定電流源のために電力は負荷抵抗Ｚに比例して
減る。
き線比、Ｚは負荷抵抗である。このようにスイッチのオ
ン抵抗ｒ０、コイルの内部抵抗ｒ１，ｒ２に依存しない
ので、伝達特性エラーがなく、また負荷抵抗Ｚが下がっ
たときは定電流源のために電力は負荷抵抗Ｚに比例して
減る。
【００１０】２進“＋０”または２進“−０”発生後、
２進“１”へ移るとき、スイッチＳ５，７，３１，３２
がオフしスイッチ３３がオンとなるため、コイルＬ１に
蓄積されたエネルギーを放電することができ、従ってコ
イルのオンからオフ時に発生する過度的スイッチング雑
音を抑えることができる。
２進“１”へ移るとき、スイッチＳ５，７，３１，３２
がオフしスイッチ３３がオンとなるため、コイルＬ１に
蓄積されたエネルギーを放電することができ、従ってコ
イルのオンからオフ時に発生する過度的スイッチング雑
音を抑えることができる。
【００１１】
【発明が解決しようとする課題】上述した従来のトラン
ス駆動回路は、２進“＋０”または２進“−０”発生時
にはエネルギーが放電されるために過度的なスイッチン
グ雑音を抑えることができるが、２進“１”時の出力イ
ンピーダンスは低下し、Ｉ．４３０の規格を満足しなく
なる恐れがある。この出力インピーダンスを満足させる
ために、スイッチ３３を取外すと２進“＋０”または２
進“−０”発生後、２進“１”へ移るとき過度的スイッ
チング雑音が発生する。従って、図８のＶOUT 波形図の
リンギング波形Ｃに示すように規格を満足しなくなると
いう問題がある。なお、図８には出力波形Ａ′とそのパ
ルスマスクＢ′を示している。
ス駆動回路は、２進“＋０”または２進“−０”発生時
にはエネルギーが放電されるために過度的なスイッチン
グ雑音を抑えることができるが、２進“１”時の出力イ
ンピーダンスは低下し、Ｉ．４３０の規格を満足しなく
なる恐れがある。この出力インピーダンスを満足させる
ために、スイッチ３３を取外すと２進“＋０”または２
進“−０”発生後、２進“１”へ移るとき過度的スイッ
チング雑音が発生する。従って、図８のＶOUT 波形図の
リンギング波形Ｃに示すように規格を満足しなくなると
いう問題がある。なお、図８には出力波形Ａ′とそのパ
ルスマスクＢ′を示している。
【００１２】本発明の目的は、このような問題を解決
し、出力インピーダンスの規定を満足すると共に、スイ
ッチング雑音を抑えたトランス駆動回路を提供すること
にある。
し、出力インピーダンスの規定を満足すると共に、スイ
ッチング雑音を抑えたトランス駆動回路を提供すること
にある。
【００１３】
【課題を解決するための手段】本発明のトランス駆動回
路の構成は、基準電圧電流源と、この電流源の出力がそ
れぞれ接続された第１および第２のアナログスイッチ
と、この第１のアナログスイッチの出力に入力が接続さ
れると共にこの接続点をトランスへの第１の出力端とし
かつ他端を接地した第３のアナログスイッチと、前記第
２のアナログスイッチの出力が入力に接続されると共に
この接続点を前記トランスの第２の出力端としかつ他端
を接地した前記第４のアナログスイッチと、前記第１の
アナログスイッチから第４のアナログスイッチのゲート
に各クロックを供給すると共に一定期間前記第３のアナ
ログスイッチと前記第４のアナログスイッチとをオンに
し前記第１および第２の出力端を接地電位のレベルにす
るように駆動するクロックドライバとを備えることを特
徴とする。
路の構成は、基準電圧電流源と、この電流源の出力がそ
れぞれ接続された第１および第２のアナログスイッチ
と、この第１のアナログスイッチの出力に入力が接続さ
れると共にこの接続点をトランスへの第１の出力端とし
かつ他端を接地した第３のアナログスイッチと、前記第
２のアナログスイッチの出力が入力に接続されると共に
この接続点を前記トランスの第２の出力端としかつ他端
を接地した前記第４のアナログスイッチと、前記第１の
アナログスイッチから第４のアナログスイッチのゲート
に各クロックを供給すると共に一定期間前記第３のアナ
ログスイッチと前記第４のアナログスイッチとをオンに
し前記第１および第２の出力端を接地電位のレベルにす
るように駆動するクロックドライバとを備えることを特
徴とする。
【００１４】
【実施例】図１（ａ）は本発明の第１の実施例の回路図
である。本実施例は、基準電圧源１、スイッチ５，６，
７，８及びクロックドライバ２を備えている。ここで基
準電圧電流源１の出力はスイッチ５，７の一方の端子に
接続され、スイッチ５の他方の端子は出力端子９に接続
され、スイッチ６は一方の端子を出力端子９に接続し残
る他方の端子を接地する。スイッチ７の他方の端子は出
力端子１０に接続され、スイッイ８は一方の端子を出力
端子１０に接続し、残る他方の端子を接地する。
である。本実施例は、基準電圧源１、スイッチ５，６，
７，８及びクロックドライバ２を備えている。ここで基
準電圧電流源１の出力はスイッチ５，７の一方の端子に
接続され、スイッチ５の他方の端子は出力端子９に接続
され、スイッチ６は一方の端子を出力端子９に接続し残
る他方の端子を接地する。スイッチ７の他方の端子は出
力端子１０に接続され、スイッイ８は一方の端子を出力
端子１０に接続し、残る他方の端子を接地する。
【００１５】出力端子９は送信用トランス１１の１次側
コイル１２（Ｌ１）の一方の端子に接続し、出力端子１
０は送信用トランス１１のＬ１の残る端子に接続され、
送信用トランス１１の２次側コイル１３（Ｌ２）の二つ
の端子は負荷抵抗値Ｚを有する負荷抵抗１４に接続され
る。また、送信用トランス１１のＬ１、Ｌ２の巻き極性
は黒丸で示している。
コイル１２（Ｌ１）の一方の端子に接続し、出力端子１
０は送信用トランス１１のＬ１の残る端子に接続され、
送信用トランス１１の２次側コイル１３（Ｌ２）の二つ
の端子は負荷抵抗値Ｚを有する負荷抵抗１４に接続され
る。また、送信用トランス１１のＬ１、Ｌ２の巻き極性
は黒丸で示している。
【００１６】クロックドライバ２の回路図は、図１
（ｂ）に示す通り、バッファ１７，１８，ＮＯＲ回路１
５，単安定マルチバイブレータ１６およびＯＲ回路１
９，２０で構成され、スイッチ５，６，７，８は信号φ
１，φ２Ｄ，φ２，φ１Ｄで駆動され、信号φ１，φ１
Ｄが高レベル時にスイッチ５，８がオン、信号φ２，φ
２Ｄが高レベル時にスイッチ６，７がオンとなる。
（ｂ）に示す通り、バッファ１７，１８，ＮＯＲ回路１
５，単安定マルチバイブレータ１６およびＯＲ回路１
９，２０で構成され、スイッチ５，６，７，８は信号φ
１，φ２Ｄ，φ２，φ１Ｄで駆動され、信号φ１，φ１
Ｄが高レベル時にスイッチ５，８がオン、信号φ２，φ
２Ｄが高レベル時にスイッチ６，７がオンとなる。
【００１７】送信用トランス１１のＬ２の負荷抵抗１４
の両端の出力電圧ＶOUT は、クロックφ１，φ１Ｄが高
レベル時に２進“＋０”を、クロックφ２，φ２Ｄが高
レベル時に２進“−０”を、φ１，φ１Ｄ，φ２，φ２
Ｄが低レベル時には２進“１”になる。
の両端の出力電圧ＶOUT は、クロックφ１，φ１Ｄが高
レベル時に２進“＋０”を、クロックφ２，φ２Ｄが高
レベル時に２進“−０”を、φ１，φ１Ｄ，φ２，φ２
Ｄが低レベル時には２進“１”になる。
【００１８】図２に示すようなタイミング・チャート
で、ＩＮ＋、ＩＮ−を入力するとφ１，φ２，φ１Ｄ，
φ２Ｄが発生する。すなわち入力端子ＩＮ＋，ＩＮ−に
接続されたＮＯＲ１５により、論理（ＩＮ＋）＋（ＩＮ
−）が高レベルから低レベルになるとき、単安定マルチ
バイブレータ１６からある一定の期間φ１Ｄ，φ２Ｄに
高レベルを出力する。従って、出力端子９，１０がそれ
ぞれスイッチ６，８を通して接地されることになり、従
来例と同様にコイルＬ１に蓄積されたエネルギーを放電
することができ、図３のようにコイルのオンからオフ時
に発生する過度的スイッチング雑音を抑えることができ
る。
で、ＩＮ＋、ＩＮ−を入力するとφ１，φ２，φ１Ｄ，
φ２Ｄが発生する。すなわち入力端子ＩＮ＋，ＩＮ−に
接続されたＮＯＲ１５により、論理（ＩＮ＋）＋（ＩＮ
−）が高レベルから低レベルになるとき、単安定マルチ
バイブレータ１６からある一定の期間φ１Ｄ，φ２Ｄに
高レベルを出力する。従って、出力端子９，１０がそれ
ぞれスイッチ６，８を通して接地されることになり、従
来例と同様にコイルＬ１に蓄積されたエネルギーを放電
することができ、図３のようにコイルのオンからオフ時
に発生する過度的スイッチング雑音を抑えることができ
る。
【００１９】本実施例の場合は、コイルＬ１に蓄積され
たエネルギーを放電した後すぐにスイッチ６，８をオフ
し出力端子９，１０を高インピーダンス状態にするた
め、Ｉ．４３０の２進“１”時の出力インピーダンスは
低下せず規格を満足する。
たエネルギーを放電した後すぐにスイッチ６，８をオフ
し出力端子９，１０を高インピーダンス状態にするた
め、Ｉ．４３０の２進“１”時の出力インピーダンスは
低下せず規格を満足する。
【００２０】図４は本発明の第２の実施例のクロックド
ライバの回路図を示している。本実施例は、インバータ
２１，２，２５，２７，２８，ＮＡＮＤ回路２３，２
６，２９，３０および遅延回路２４で構成される。本実
施例では、図１（ｂ）の単安定マルチバイブレータ１６
の代わりに、遅延回路２４を用いて単安定マルチバイブ
レータ１６と同様の効果を得ている。従って、クロック
φ１，φ２，φ１Ｄ，φ２Ｄの波形は、図１（ｂ）とま
ったく同様である。
ライバの回路図を示している。本実施例は、インバータ
２１，２，２５，２７，２８，ＮＡＮＤ回路２３，２
６，２９，３０および遅延回路２４で構成される。本実
施例では、図１（ｂ）の単安定マルチバイブレータ１６
の代わりに、遅延回路２４を用いて単安定マルチバイブ
レータ１６と同様の効果を得ている。従って、クロック
φ１，φ２，φ１Ｄ，φ２Ｄの波形は、図１（ｂ）とま
ったく同様である。
【００２１】
【発明の効果】以上説明したように、本発明は、２進
“＋０”あるいは２進“−０”出力状態から２進“１”
出力へ遷移する場合にある一定の期間、出力端子を接地
し過度的スイッチング雑音を抑えた後、出力端子を高イ
ンピーダンス状態にすることにより、２進“１”時の出
力インピーダンスの規格を満足しながらスイッチング雑
音を抑えることが出来るという効果を有する。
“＋０”あるいは２進“−０”出力状態から２進“１”
出力へ遷移する場合にある一定の期間、出力端子を接地
し過度的スイッチング雑音を抑えた後、出力端子を高イ
ンピーダンス状態にすることにより、２進“１”時の出
力インピーダンスの規格を満足しながらスイッチング雑
音を抑えることが出来るという効果を有する。
【図１】（ａ），（ｂ）は本発明の第１の実施例の回路
図およびそのクロックドライバ２の回路図。
図およびそのクロックドライバ２の回路図。
【図２】図１の動作を説明するタイミング・チャート。
【図３】図１の出力波形のＶOUT を示す波形図。
【図４】本発明の第２の実施例に用いられるクロックド
ライバの回路図。
ライバの回路図。
【図５】（ａ），（ｂ）は従来例のトランス駆動回路の
回路図およびそのクロックドライバの回路図。
回路図およびそのクロックドライバの回路図。
【図６】従来例の動作を説明するタイミング・チャー
ト。
ト。
【図７】図５の等価回路図。
【図８】従来例の出力波形のＶOUT 波形図。
１ 基準電圧電流源 ２，２ａ クロック・ドライバ ３，４ 入力端子 ５〜８，３１〜３３ アナログ・スイッチ ９，１０ 出力端子 １１ 送信用トランス １２ １次側コイル（Ｌ１） １３ ２次側コイル（Ｌ２） １４ 負荷抵抗 １５，３４ ＮＯＲ回路 １６ 単安定マルチバイブレータ １７，１８ バッファ １９，２０ ＯＲ回路 ２１，２２，２５，２７，２８ インバータ ２３，２６，２９，３０ ＮＡＮＤ回路 ２４ 遅延回路
Claims (1)
- 【請求項１】 基準電圧電流源と、この電流源の出力が
それぞれ接続された第１および第２のアナログスイッチ
と、この第１のアナログスイッチの出力に入力が接続さ
れると共にこの接続点をトランスへの第１の出力端とし
かつ他端を接地した第３のアナログスイッチと、前記第
２のアナログスイッチの出力が入力に接続されると共に
この接続点を前記トランスの第２の出力端としかつ他端
を接地した第４のアナログスイッチと、前記第１のアナ
ログスイッチから前記第４のアナログスイッチのゲート
に各クロックを供給すると共に一定期間前記第３のアナ
ログスイッチと前記第４のアナログスイッチとをオンに
し前記第１および第２の出力端を接地電位のレベルにす
るように駆動するクロックドライバとを備えることを特
徴とするトランス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19757691A JPH0541646A (ja) | 1991-08-07 | 1991-08-07 | トランス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19757691A JPH0541646A (ja) | 1991-08-07 | 1991-08-07 | トランス駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541646A true JPH0541646A (ja) | 1993-02-19 |
Family
ID=16376796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19757691A Pending JPH0541646A (ja) | 1991-08-07 | 1991-08-07 | トランス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541646A (ja) |
-
1991
- 1991-08-07 JP JP19757691A patent/JPH0541646A/ja active Pending
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