JPH0537922A - プロセツサ並列型動き検出回路 - Google Patents
プロセツサ並列型動き検出回路Info
- Publication number
- JPH0537922A JPH0537922A JP21152391A JP21152391A JPH0537922A JP H0537922 A JPH0537922 A JP H0537922A JP 21152391 A JP21152391 A JP 21152391A JP 21152391 A JP21152391 A JP 21152391A JP H0537922 A JPH0537922 A JP H0537922A
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- Japan
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- data
- circuit
- processor
- block
- moving vector
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- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【目的】 本発明は、動き補償予測符号化を行なう際に
使用する動き検出回路に関し、プロセッサを並列に複数
設けることにより、ブロックサイズが固定のブロセッサ
でも、ある程度その適用サイズに柔軟性を持たせ、又１
ブロック内の画素数を減らさずに、マッチング演算を減
らし処理の高速化を計るとともに、正しい動きベクトル
を求めることができるようにすることを目的とする。 【構成】 動きベクトルとブロック内累積誤差を出力す
るプロセッサ１−ｉを複数並列にそなえ、重複しない参
照データと間引いた現データとを各プロセッサ１−ｉに
入力するデータ分配回路２と、各プロセッサ１−ｉから
のブロック内累積誤差出力を比較する比較回路３と、比
較回路３の比較結果を基に各プロセッサ１−ｉからの動
きベクトルを選択する選択回路４と、選択回路４からの
出力についてオフセットを修正するオフセット修正回路
５とをそなえるように構成する。
使用する動き検出回路に関し、プロセッサを並列に複数
設けることにより、ブロックサイズが固定のブロセッサ
でも、ある程度その適用サイズに柔軟性を持たせ、又１
ブロック内の画素数を減らさずに、マッチング演算を減
らし処理の高速化を計るとともに、正しい動きベクトル
を求めることができるようにすることを目的とする。 【構成】 動きベクトルとブロック内累積誤差を出力す
るプロセッサ１−ｉを複数並列にそなえ、重複しない参
照データと間引いた現データとを各プロセッサ１−ｉに
入力するデータ分配回路２と、各プロセッサ１−ｉから
のブロック内累積誤差出力を比較する比較回路３と、比
較回路３の比較結果を基に各プロセッサ１−ｉからの動
きベクトルを選択する選択回路４と、選択回路４からの
出力についてオフセットを修正するオフセット修正回路
５とをそなえるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、画像信号の動き補償予
測符号化を行なう際に使用する動き検出回路に関する。
一般に、テレビ信号には、フレーム間で互いに近接位置
にある画素間に強い相関関係があるため、過去の画素値
を用いた動き補償予測符号化演算により、精度の高い予
測ができる。
測符号化を行なう際に使用する動き検出回路に関する。
一般に、テレビ信号には、フレーム間で互いに近接位置
にある画素間に強い相関関係があるため、過去の画素値
を用いた動き補償予測符号化演算により、精度の高い予
測ができる。
【０００２】
【従来の技術】図７は従来の動き補償予測符号化装置の
ブロック図であるが、この図７において、１０１は量子
化器、１０２はフレームメモリ、１０３は可変遅延器で
あり、１０４は動き検出回路を含む動き補償予測部、１
０５は加算器、１０６は減算器である。
ブロック図であるが、この図７において、１０１は量子
化器、１０２はフレームメモリ、１０３は可変遅延器で
あり、１０４は動き検出回路を含む動き補償予測部、１
０５は加算器、１０６は減算器である。
【０００３】ここで、動き補償予測部１０４は、図８に
示すように、現データと重複しない参照データとを受け
て、動きベクトルを演算して出力するプロセッサ１０４
Ａを有している。
示すように、現データと重複しない参照データとを受け
て、動きベクトルを演算して出力するプロセッサ１０４
Ａを有している。
【０００４】このような構成により、この動き補償予測
符号化装置は、図７に示すように、まず入力の画像値を
減算器１０６と動き補償予測部１０４に送る。減算器１
０６に送られた画像値は、可変遅延器１０３を介して送
られてきた予測値の分だけ減算され、量子化器１０１に
予測誤差として送られる。
符号化装置は、図７に示すように、まず入力の画像値を
減算器１０６と動き補償予測部１０４に送る。減算器１
０６に送られた画像値は、可変遅延器１０３を介して送
られてきた予測値の分だけ減算され、量子化器１０１に
予測誤差として送られる。
【０００５】その後、量子化器１０１によって量子化さ
れた量子化予測誤差は、受信側に伝送されるとともに、
加算器１０５で予測値と加算され、更に後者はフレーム
メモリ１０２に蓄積される。
れた量子化予測誤差は、受信側に伝送されるとともに、
加算器１０５で予測値と加算され、更に後者はフレーム
メモリ１０２に蓄積される。
【０００６】また、フレームメモリ１０２に蓄積されて
いる過去の画素値と現行の画素値を基にして、動き補償
予測部１０４にて動きベクトルが出されるが、これも受
信側に伝送される。
いる過去の画素値と現行の画素値を基にして、動き補償
予測部１０４にて動きベクトルが出されるが、これも受
信側に伝送される。
【０００７】さらに、可変遅延器１０３には、先の動き
ベクトルとフレームメモリ１０２の直前の画素値が入力
され、それらを基に予測値を出して、減算器１０６，加
算器１０５に送られる。
ベクトルとフレームメモリ１０２の直前の画素値が入力
され、それらを基に予測値を出して、減算器１０６，加
算器１０５に送られる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の画像信号の動き補償予測方式では、結果が出
るまでに要するステップ数が、ブロック内データ数より
も相当に大きいため、処理クロックをデータクロックよ
りも速くしても、処理時間をブロックデータの転送時間
より、十分小さくすることはできない。
うな従来の画像信号の動き補償予測方式では、結果が出
るまでに要するステップ数が、ブロック内データ数より
も相当に大きいため、処理クロックをデータクロックよ
りも速くしても、処理時間をブロックデータの転送時間
より、十分小さくすることはできない。
【０００９】また、ブロックサイズについては、プロセ
ッサ側のサイズの整数倍であれば、データを間引いてし
まえば処理可能であり、更に間引くことによって１ブロ
ック中の画素数を減らせば、マッチング演算数も減るの
で高速化ができるが、検出された動きベクトルは、演算
精度の低下のため精度が低下したものとなる。
ッサ側のサイズの整数倍であれば、データを間引いてし
まえば処理可能であり、更に間引くことによって１ブロ
ック中の画素数を減らせば、マッチング演算数も減るの
で高速化ができるが、検出された動きベクトルは、演算
精度の低下のため精度が低下したものとなる。
【００１０】本発明は、このような課題に鑑み創案され
たもので、プロセッサを並列に複数設けることにより、
ブロックサイズが固定のブロセッサでも、ある程度その
適用サイズに柔軟性を持たせ、また、１ブロック内の画
素数を減らさずに、マッチング演算を減らし処理の高速
化を計るとともに、正しい動きベクトルを求めることが
できるようにした、プロセッサ並列型動き検出回路を提
供することを目的とする。
たもので、プロセッサを並列に複数設けることにより、
ブロックサイズが固定のブロセッサでも、ある程度その
適用サイズに柔軟性を持たせ、また、１ブロック内の画
素数を減らさずに、マッチング演算を減らし処理の高速
化を計るとともに、正しい動きベクトルを求めることが
できるようにした、プロセッサ並列型動き検出回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１−ｉ（ｉ＝１〜Ｎ：Ｎ
は自然数）は相互に並列に設けられたプロセッサで、各
プロセッサ１−ｉは、２系列の２次元データを入力し、
これらのデータ間のブロックマッチングを行なうことに
より、動きベクトルとブロック内累積誤差を出力するも
のである。
ック図で、この図１において、１−ｉ（ｉ＝１〜Ｎ：Ｎ
は自然数）は相互に並列に設けられたプロセッサで、各
プロセッサ１−ｉは、２系列の２次元データを入力し、
これらのデータ間のブロックマッチングを行なうことに
より、動きベクトルとブロック内累積誤差を出力するも
のである。
【００１２】２はデータ分配回路で、このデータ分配回
路２は、重複しない参照データと間引いた現データとを
上記の各プロセッサ１−ｉに入力するためのものであ
る。３は比較回路で、この比較回路３は、各プロセッサ
１−ｉからのブロック内累積誤差出力を相互に比較する
ものである。
路２は、重複しない参照データと間引いた現データとを
上記の各プロセッサ１−ｉに入力するためのものであ
る。３は比較回路で、この比較回路３は、各プロセッサ
１−ｉからのブロック内累積誤差出力を相互に比較する
ものである。
【００１３】４は選択回路で、この選択回路４は、比較
回路３での比較結果に基づき各プロセッサ１−ｉからの
動きベクトルを選択するものである。５はオフセット修
正回路で、このオフセット修正回路５は、選択回路から
の出力について、オフセットを修正するものである。
回路３での比較結果に基づき各プロセッサ１−ｉからの
動きベクトルを選択するものである。５はオフセット修
正回路で、このオフセット修正回路５は、選択回路から
の出力について、オフセットを修正するものである。
【００１４】
【作用】上述の本発明のプロセッサ並列型動き検出回路
では、まず、データ分配回路２で、重複しない参照デー
タと間引いた現データとが上記の各プロセッサ１−ｉに
分配して入力される。そして、各プロセッサ１−ｉで
は、上記の２系列の２次元データ（参照データと現デー
タ）を入力し、これらのデータ間のブロックマッチング
をとることにより、動きベクトルとブロック内累積誤差
を出力する。
では、まず、データ分配回路２で、重複しない参照デー
タと間引いた現データとが上記の各プロセッサ１−ｉに
分配して入力される。そして、各プロセッサ１−ｉで
は、上記の２系列の２次元データ（参照データと現デー
タ）を入力し、これらのデータ間のブロックマッチング
をとることにより、動きベクトルとブロック内累積誤差
を出力する。
【００１５】このようにして各プロセッサ１−ｉから出
力されたブロック内累積誤差は比較回路３に入力され、
この比較回路３で相互比較される。その後は、この比較
回路３での比較結果に基づいて、動ベクトク選択回路４
でそこに来た動ベクトルが選択される。そして、最後に
比較回路３によって選択された動ベクトルのオフセット
をオフセット修正回路５が修正して、最適な動ベクトク
として検出する。
力されたブロック内累積誤差は比較回路３に入力され、
この比較回路３で相互比較される。その後は、この比較
回路３での比較結果に基づいて、動ベクトク選択回路４
でそこに来た動ベクトルが選択される。そして、最後に
比較回路３によって選択された動ベクトルのオフセット
をオフセット修正回路５が修正して、最適な動ベクトク
として検出する。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としてのプロセッサ並列
型動き検出回路を示すブロック図である。
する。図２は本発明の一実施例としてのプロセッサ並列
型動き検出回路を示すブロック図である。
【００１７】さて、この図２に示すプロセッサ並列型動
き検出回路は、図７における動き補償予測部に含まれる
動き検出回路の部分についてのものであるが、このプロ
セッサ並列型動き検出回路は、図２に示すように、４つ
並列に設けられたプロセッサ１−１〜１−４のほか、デ
ータ分配回路２，比較回路３，選択回路４，オフセット
修正回路５をそなえて構成されている。
き検出回路は、図７における動き補償予測部に含まれる
動き検出回路の部分についてのものであるが、このプロ
セッサ並列型動き検出回路は、図２に示すように、４つ
並列に設けられたプロセッサ１−１〜１−４のほか、デ
ータ分配回路２，比較回路３，選択回路４，オフセット
修正回路５をそなえて構成されている。
【００１８】ここで、各プロセッサ１−ｉ（ｉ＝１〜
４）は、２系列の２次元データ（参照データと現デー
タ）を入力し、これらのデータ間のブロックマッチング
を行なうことにより、動きベクトルとブロック内累積誤
差を出力するものである。
４）は、２系列の２次元データ（参照データと現デー
タ）を入力し、これらのデータ間のブロックマッチング
を行なうことにより、動きベクトルとブロック内累積誤
差を出力するものである。
【００１９】なお、上記のデータ間のブロックマッチン
グは、例えば図５に示すように現データＤｐと４つの参
照データＤｒ１，Ｄｒ２，Ｄｒ１′，Ｄｒ２′とを使用
して、これらのデータ間でのブロックマッチングをとる
ことにより実施されるが、上記の４つの参照データＤｒ
１，Ｄｒ２，Ｄｒ１′，Ｄｒ２′のうち左半分にある２
つＤｒ１′，Ｄｒ２′は前ブロックで入力したデータを
使用できるので、実際は図６で示すように参照データは
２つ分（符号Ｄｒ１，Ｄｒ２参照）だけ取り込めば良い
ことになる。
グは、例えば図５に示すように現データＤｐと４つの参
照データＤｒ１，Ｄｒ２，Ｄｒ１′，Ｄｒ２′とを使用
して、これらのデータ間でのブロックマッチングをとる
ことにより実施されるが、上記の４つの参照データＤｒ
１，Ｄｒ２，Ｄｒ１′，Ｄｒ２′のうち左半分にある２
つＤｒ１′，Ｄｒ２′は前ブロックで入力したデータを
使用できるので、実際は図６で示すように参照データは
２つ分（符号Ｄｒ１，Ｄｒ２参照）だけ取り込めば良い
ことになる。
【００２０】データ分配回路２は、重複しない２つの参
照データと間引いた現データとを上記の各プロセッサ１
−ｉに入力するためのものであるが、このデータ分配回
路２で行なわれるデータ分配手法について説明すると、
次のようになる。
照データと間引いた現データとを上記の各プロセッサ１
−ｉに入力するためのものであるが、このデータ分配回
路２で行なわれるデータ分配手法について説明すると、
次のようになる。
【００２１】すなわち、参照データについては、重複し
ない２系列のデータのそれぞれについて、図３に示すよ
うに、縦横１つ飛びにデータをとるような間引き、つま
り縦横半分ずつに間引くことをして、４つのグループＡ
〜Ｄに分割し、また、現データについては、図４に示す
ように、縦横１つ飛びにデータをとるような間引きをし
て間引きデータを得るようになっている。
ない２系列のデータのそれぞれについて、図３に示すよ
うに、縦横１つ飛びにデータをとるような間引き、つま
り縦横半分ずつに間引くことをして、４つのグループＡ
〜Ｄに分割し、また、現データについては、図４に示す
ように、縦横１つ飛びにデータをとるような間引きをし
て間引きデータを得るようになっている。
【００２２】比較回路３は、各プロセッサ１−ｉからの
ブロック内累積誤差出力を相互に比較して、どのプロセ
ッサ１−ｉからのブロック内累積誤差出力が最小である
かを判定するものである。
ブロック内累積誤差出力を相互に比較して、どのプロセ
ッサ１−ｉからのブロック内累積誤差出力が最小である
かを判定するものである。
【００２３】選択回路４は、比較回路３での比較結果に
基づき、ブロック内累積誤差出力が最小のプロセッサ１
−ｉからの動きベクトルを選択するものである。オフセ
ット修正回路５は、選択回路４からの出力について、オ
フセットを修正するもので、具体的にはディジタル−デ
ィジタル（Ｄ−Ｄ）変換回路が使用されるが、更に具体
的には、ＲＯＭテーブル等の変換テーブルが使用され
る。
基づき、ブロック内累積誤差出力が最小のプロセッサ１
−ｉからの動きベクトルを選択するものである。オフセ
ット修正回路５は、選択回路４からの出力について、オ
フセットを修正するもので、具体的にはディジタル−デ
ィジタル（Ｄ−Ｄ）変換回路が使用されるが、更に具体
的には、ＲＯＭテーブル等の変換テーブルが使用され
る。
【００２４】ここで、このオフセット修正回路５による
オフセット修正例を説明すると、図３の◎印のデータの
入るプロセッサ以外はオフセットが与えられ、例えば×
印のデータの入るプロセッサの検出結果は横方向に＋１
オフセットが与えられたものとなり、〇印のデータの入
るプロセッサの検出結果は縦方向および横方向にそれぞ
れ＋１オフセットが与えられたものとなる。
オフセット修正例を説明すると、図３の◎印のデータの
入るプロセッサ以外はオフセットが与えられ、例えば×
印のデータの入るプロセッサの検出結果は横方向に＋１
オフセットが与えられたものとなり、〇印のデータの入
るプロセッサの検出結果は縦方向および横方向にそれぞ
れ＋１オフセットが与えられたものとなる。
【００２５】このような構成により、まず、データ分配
回路２に、１つの８ビットの現データと、２つの８ビッ
トの参照データとが入力されるが、このデータ分配回路
２では、上記の参照データについては、重複しない２系
列のデータのそれぞれについて、図３に示すように、縦
横１つ飛びにデータをとるような間引きをして、４つの
グループＡ〜Ｄに分割して、それぞれのデータＡ〜Ｄを
対応するプロセッサ１−１〜１−４に送るとともに、現
データについては、図４に示すように、縦横１つ飛びに
データをとるような間引きをして間引きデータを得て、
この間引きデータを共通のデータとして各プロセッサ１
−１〜１−４に送る。
回路２に、１つの８ビットの現データと、２つの８ビッ
トの参照データとが入力されるが、このデータ分配回路
２では、上記の参照データについては、重複しない２系
列のデータのそれぞれについて、図３に示すように、縦
横１つ飛びにデータをとるような間引きをして、４つの
グループＡ〜Ｄに分割して、それぞれのデータＡ〜Ｄを
対応するプロセッサ１−１〜１−４に送るとともに、現
データについては、図４に示すように、縦横１つ飛びに
データをとるような間引きをして間引きデータを得て、
この間引きデータを共通のデータとして各プロセッサ１
−１〜１−４に送る。
【００２６】そして、各プロセッサ１−１〜１−４で
は、上記の２系列の２次元データ（参照データと現デー
タ）を入力し、これらのデータ間のブロックマッチング
をとることにより、動きベクトルとブロック内累積誤差
を出力する。
は、上記の２系列の２次元データ（参照データと現デー
タ）を入力し、これらのデータ間のブロックマッチング
をとることにより、動きベクトルとブロック内累積誤差
を出力する。
【００２７】上記のようにデータ分配回路２に入力され
た画素数が６４個の参照データは、画素数が１／４のも
のに変換されるため、このように分割されたブロックの
マッチング演算は、従来のようにフルサーチして演算す
る方法と比較すると、約１／４となる。
た画素数が６４個の参照データは、画素数が１／４のも
のに変換されるため、このように分割されたブロックの
マッチング演算は、従来のようにフルサーチして演算す
る方法と比較すると、約１／４となる。
【００２８】また、上記のようにデータを間引くことに
よるプロセッサの演算精度の低下は無視できるので、プ
ロセッサ１つ当たりのマッチング演算を減らしても、正
しい動ベクトルを求めることができるものである。そし
て、上記のように各プロセッサ１−ｉで求められたブロ
ック誤差累積値は比較回路３に送られ、更に動ベクトル
は選択回路４に送られる。
よるプロセッサの演算精度の低下は無視できるので、プ
ロセッサ１つ当たりのマッチング演算を減らしても、正
しい動ベクトルを求めることができるものである。そし
て、上記のように各プロセッサ１−ｉで求められたブロ
ック誤差累積値は比較回路３に送られ、更に動ベクトル
は選択回路４に送られる。
【００２９】ところで、比較回路３では、各プロセッサ
１−ｉからのブロック内累積誤差出力を相互に比較し
て、どのプロセッサ１−ｉからのブロック内累積誤差出
力が最小であるかを判定しており、その比較結果は、選
択回路４およびオフセット修正回路５に入力されてい
る。
１−ｉからのブロック内累積誤差出力を相互に比較し
て、どのプロセッサ１−ｉからのブロック内累積誤差出
力が最小であるかを判定しており、その比較結果は、選
択回路４およびオフセット修正回路５に入力されてい
る。
【００３０】まず、選択回路４では、比較回路３での比
較結果に基づき、ブロック内累積誤差出力が最小のプロ
セッサ１−ｉからの動きベクトルを選択して、オフセッ
ト修正回路５へ出力し、ついで、オフセット修正回路５
では、比較回路３での比較結果からどのプロセッサから
のデータが選ばれたかを知って、選択回路４からの出力
について、オフセットを修正して、最適な動ベクトルと
して出力する。
較結果に基づき、ブロック内累積誤差出力が最小のプロ
セッサ１−ｉからの動きベクトルを選択して、オフセッ
ト修正回路５へ出力し、ついで、オフセット修正回路５
では、比較回路３での比較結果からどのプロセッサから
のデータが選ばれたかを知って、選択回路４からの出力
について、オフセットを修正して、最適な動ベクトルと
して出力する。
【００３１】このようにして、現データは単純に半分に
間引き、参照データは重複しないデータ群に分配し、複
数のプロセッサに入力することが行なわれるので、動き
検出確度をほとんど下げずに、処理の高速化が可能とな
る。
間引き、参照データは重複しないデータ群に分配し、複
数のプロセッサに入力することが行なわれるので、動き
検出確度をほとんど下げずに、処理の高速化が可能とな
る。
【００３２】なお、上記の実施例では、４つのプロセッ
サを用いて８ビットデータを取り扱う例を示したが、そ
の他、一般的には、Ｎ個のプロセッサを用いてｎ（ｎは
自然数）ビットデータを取り扱うことももちろん可能で
ある。
サを用いて８ビットデータを取り扱う例を示したが、そ
の他、一般的には、Ｎ個のプロセッサを用いてｎ（ｎは
自然数）ビットデータを取り扱うことももちろん可能で
ある。
【００３３】
【発明の効果】以上詳述したように、本発明のプロセッ
サ並列型動き検出回路によれば、２系列の２次元データ
を入力し、これらのデータ間のブロックマッチングを行
なうことにより、動きベクトルとブロック内累積誤差を
出力するプロセッサを複数並列にそなえるとともに、重
複しない参照データと間引いた現データとを上記の各プ
ロセッサに入力するためのデータ分配回路と、各プロセ
ッサからのブロック内累積誤差出力を相互に比較する比
較回路と、該比較回路での比較結果に基づき各プロセッ
サからの動きベクトルを選択する選択回路と、該選択回
路からの出力について、オフセットを修正するオフセッ
ト修正回路とをそなえて構成されることにより、データ
を所要のデータ群に分配し、複数のプロセッサに入力す
ることが行なわれるので、動き検出確度をほとんど下げ
ずに、処理の高速化が可能となり、その結果、マッチン
グ演算回数を削減しても、正しい適切な動きベクトルを
求めることができる利点がある。
サ並列型動き検出回路によれば、２系列の２次元データ
を入力し、これらのデータ間のブロックマッチングを行
なうことにより、動きベクトルとブロック内累積誤差を
出力するプロセッサを複数並列にそなえるとともに、重
複しない参照データと間引いた現データとを上記の各プ
ロセッサに入力するためのデータ分配回路と、各プロセ
ッサからのブロック内累積誤差出力を相互に比較する比
較回路と、該比較回路での比較結果に基づき各プロセッ
サからの動きベクトルを選択する選択回路と、該選択回
路からの出力について、オフセットを修正するオフセッ
ト修正回路とをそなえて構成されることにより、データ
を所要のデータ群に分配し、複数のプロセッサに入力す
ることが行なわれるので、動き検出確度をほとんど下げ
ずに、処理の高速化が可能となり、その結果、マッチン
グ演算回数を削減しても、正しい適切な動きベクトルを
求めることができる利点がある。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】参照データの分配方法を説明する図である。
【図４】現データの分配方法を説明する図である。
【図５】ブロックマッチングを説明する図である。
【図６】プロセッサへのデータ入力手法を説明する図で
ある。
ある。
【図７】動き補償予測符号化装置のブロック図である。
【図８】従来例を示すブロック図である。
１ーｉ プロセッサ ２ データ分配回路 ３ 比較回路 ４ 選択回路 ５ オフセット修正回路 １０１ 量子化器 １０２ フレームメモリ １０３ 可変遅延器 １０４ 動き補償予測部 １０４Ａ プロセッサ １０５ 加算器 １０６ 減算器
Claims (1)
- 【特許請求の範囲】 【請求項１】 ２系列の２次元データを入力し、これら
のデータ間のブロックマッチングを行なうことにより、
動きベクトルとブロック内累積誤差を出力するプロセッ
サ（１−ｉ）を複数並列にそなえるとともに、 重複しない参照データと間引いた現データとを上記の各
プロセッサ（１−ｉ）に入力するためのデータ分配回路
（２）と、 各プロセッサ（１−ｉ）からのブロック内累積誤差出力
を相互に比較する比較回路（３）と、 該比較回路（３）での比較結果に基づき各プロセッサ
（１−ｉ）からの動きベクトルを選択する選択回路
（４）と、 該選択回路（４）からの出力について、オフセットを修
正するオフセット修正回路（５）とをそなえて構成され
たことを特徴とする、プロセッサ並列型動き検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21152391A JPH0537922A (ja) | 1991-07-29 | 1991-07-29 | プロセツサ並列型動き検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21152391A JPH0537922A (ja) | 1991-07-29 | 1991-07-29 | プロセツサ並列型動き検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537922A true JPH0537922A (ja) | 1993-02-12 |
Family
ID=16607311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21152391A Withdrawn JPH0537922A (ja) | 1991-07-29 | 1991-07-29 | プロセツサ並列型動き検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537922A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH099268A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 動き検出回路 |
| US7885329B2 (en) | 2004-06-25 | 2011-02-08 | Panasonic Corporation | Motion vector detecting apparatus and method for detecting motion vector |
-
1991
- 1991-07-29 JP JP21152391A patent/JPH0537922A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH099268A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 動き検出回路 |
| US7885329B2 (en) | 2004-06-25 | 2011-02-08 | Panasonic Corporation | Motion vector detecting apparatus and method for detecting motion vector |
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