JPH0537573Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、共通バスにより取り扱われる一群の
ポート間で会議通信を行うシステムであつて、複
数のタイムスロツトを共通バスに設定するタイム
スロツト設定手段と、共通バスから信号サンプル
を得、そして共通バス上に信号サンプルを置くよ
う動作する各ポートに関連したポート制御回路と
を含むシステムに関する。

時分割通信システムで用いられる１つの会議接
続技術として、会議に参加しているすべての話者
のサンプルの和を取る方法がある。それは米国特
許第4229814号に示されている。この会議和は次
に、行先の端局からのサンプルが減算された後に
該端局へ送られる。別の会議技術は米国特許第
4059735号に示されており、プロセツサは特定の
端局へ向うサンプルのみを結合する。よつて、あ
る会議接続では、端局の数だけの組合せが存在す
る。第１の方法は、会議ごとに必要な論理ステツ
プが少いという利点を持つが、非常に小さな会議
以外では融通性のある利得調整が困難であるとい
う欠点がある。第２の方法では、個々の端局の利
得調整が可能であるが、会議のために膨大な論理
動作が必要となるという欠点がある。

よつて、会議形式で多数の端局が接続される場
合、あるいは小さな会議が多数存在するような場
合には、システムは時分割網に課せられた時間的
な制限内に処理を行うことが重要になる。このた
めには、フレーム当りの処理量を増すためにタイ
ムスロツト数を減少させるか、あるいはプロセツ
サの速度を増して許容される時間内により多くの
ステツプを実行するか等をしなければならない。
しかしこれらの解決方法は現実的な限界があり、
一時的な効果しかない。

上記の問題は、本考案に従い、ポート制御回路
の各々が通信接続期間に該関連のポートに向けら
れたタイムスロツトの識別子を一時的に蓄積する
手段、該得られた信号サンプル各々に関する固有
の利得調節値を一時的に蓄積する手段、該利得調
節値の制御の下に該得られた信号サンプルを修正
する手段、及び該修正された信号サンプルの全て
を含むように結合された信号サンプルを該関連の
ポートに提供する手段を含むような会議通信シス
テムによつて解決された。

本考案において、第２の会議技術の利点を用い
たデジタル時分割会議通信システムが開発され
た。第２の会議技術の改良点としては、個々の端
局ポートのような分散構造を用い、これを局所メ
モリ及びプロセツサの制御下におき、選択された
タイムスロツトサンプルを、端局に固有の会議和
として結合するよう動作させた点にある。この方
法により、利得値は受信側端局ごとに割当てられ
るとともに、会議のための論理処理は、会議に加
わるポート毎に並列に行うことができる。本考案
の上記及び他の目的と特徴、及びその動作と応用
は、以下の実施例に関する説明により、より明確
となろう。

詳細な説明 第１図は、会議制御がシステムポート２００−
１乃至２００−Ｎに分散している通信システムを
示している。このポートの各々は端局Ｓ１のよう
な多数の端末をサービスする。システムポートの
サービスを行うために、バスＡ及びバスＢを持つ
２重バスデジタルシステムと、共通システム制御
１００とがある。このシステム制御は、バスイン
ターフエイス・タイマ１０１、呼プロセツサ１０
３及びトーン信号源・検出器１０２を含んでい
る。呼プロセツサは、端局からポートを介して要
求を受け、各端局で用いるタイムスロツトを決定
して端局の相互接続を制御する。プロセツサ１０
３は、ある会議で結合されるべきタイムスロツト
の識別名を示す制御情報をシステムポートに供給
する。この動作は公知であり、例えば米国特許第
4119807号に示されている。制御部はトーン信号
発生器・検出器１０２を含み、呼進行トーンの発
生と検出を行う。図のシステムは種々の端局間で
音声信号の他にデータを扱う。会議和方式は、こ
のシステムでは音声会議のみに用いられる。

第１図に示したシステムポートは、第２図のよ
うに拡張して示すことができる。Ｉ／Ｏバツフア
２０４，２０５は、ポート回路とシステムバスＡ
及びＢとのインターフエイスをとる。網処理素子
（NPE）３００は、その３つのみが示されている
が、これらは端局と、バツフア化されたバス３２
１，３２２との間の信号を処理し制御する。
NPEは端局の各々からの信号を２つのバスのい
ずれかに送出するとともに、どちらかのバスから
各端局への信号を受信する。NPEは後述する方
法により、分散形会議を達成する。

図の網処理素子の各々は、４つの端局に対する
データを扱うことができる。端局インターフエイ
ス回路２０１は端局との間でサンプルを送受信す
るためのコーデツク又はデジタル端局フオーマツ
ト回路を含んでいる。各端局インターフエイス回
路はデジタル端局とで送受信するサンプルのフオ
ーマツト化を行うとともに、アナログ端局との伝
送のためのアナログ・デジタル変換を行う。

回線１０６は、端局Ｓ１（第１図）との間の両
方向通信を行い、回線１０７は端局Ｓ１６（第１
図）との間の通信を行う。この構成は、製造上の
都合から選択されており、任意の数の端局を端局
インターフエイスに付随させることができるとと
もに、任意の数のインターフエイスをNPEに付
随させることができ、また任意の数のNPEをシ
ステムポートに付随させることができる。

第２図で、マイクロプロセツサ制御器２０２と
制御チヤネルインターフエイス２０３とが示され
ている。マイクロプロセツサ制御器２０２は各
NPEに対してバス４０１から送信及び受信タイ
ムスロツトを割当てる。制御チヤネルインターフ
エイス２０３は、マイクロプロセツサ２０２が、
バス３２１又はバス３２２、バスＡ又はバスＢ、
及びバスインターフエイス１０１（第１図）を介
して呼びプロセツサ１０３と通信することを可能
にする。

図のシステムで２つのバスを用いることにより
システムの容量が２倍になつている。各バスは
2.048MHzのサンプル速度でバス当り256ケのタイ
ムスロツトを可能にしている。２つのバスを用い
ることによつて512ケのタイムスロツトまで可能
になつているが、２つのバスん使用は、分散会議
システム又はタイムスロツト入替えシステム自体
には必要のないものである。

Ｉ／Ｏバツフア２０４及び２０５は両方向に動
作し、NPE又は制御チヤネルインターフエイス
２０３の制御を受ける。このバツフアの各々は通
常はすべてのタイムスロツトにおいてバスからの
サンプルを受信するが、任意のNPEが特定のタ
イムスロツトにおいて送信を必要とすると、この
NPEはバツフアを送信にかえるとともに、同時
にそのデータを対応するバス３２１又は３２２に
出力する。NPEは、TEA又はTEB線を介してバ
ツフアに信号を送り、対応するバツフアがバス３
２１，３２２上のデータをシステムバスＡ，Ｂに
送信するように指令する。

回線１０６のような回線を介して端局から送ら
れる要求に応じて、第１図の呼びプロセツサ制御
１０３によつて呼びが確立される。この要求は、
まずマイクロプロセツサ制御器２０２（第２図）
で受信され、この制御器は、制御チヤネルインタ
ーフエイス２０３及びバスＡ又はバスＢを介して
第１図の呼びプロセツサ１０３に要求信号を送
る。呼びプロセツサは、この呼びに対してどのタ
イムスロツトを用いるかを決定し、バスＡ又はバ
スＢのいずれかを介してそのポートの制御チヤネ
ルインターフエイスに対して応答信号を送り返
す。このポート内のマイクロプロセツサ制御器
は、次いで、NPEを制御して、その呼びの間中、
指定されたタイムスロツトで送受信を行わさせ
る。

タイムスロツト制御 第２図に示されたNPE３００は、第３図のよ
うに拡張されて、システム内における動作を示し
ている。説明のために、第３図でNPEは４つの
端局Ａ，Ｂ，Ｃ及びＤに付随しているものと仮定
する。端局Ａからの伝送は回線３０１−１を介し
て行われ、端局Ａへの伝送は端末３０１−２を介
して行われる。任意の端局Ａ乃至Ｄからの送信
は、同じNPE又は別のNPEによるサービスを受
ける任意の端局Ａ乃至Ｄで終わることに注意され
たい。ここでは、説明のために、会議は１つの
NPEに制限している。伝送マルチプレクサ３１
１及び３１２は、連想会議バツフア（ACB）４
００によつて決められるタイムスロツト中に、各
端局からのサンプルをバスに送信する。サンプル
がバスに送信されるのと同時に、サンプルがバス
から受信されて４つの端局Ａ−Ｄの各々に送信さ
れるが、これはACB４００及び会議回路３３１
を介して行われる。ACB４００はバス４０１を
介してマイクロプロセツ制御器２０２（第２図）
によつてプログラムされ、指定されたタイムスロ
ツトからデータサンプルを受信するとともに、会
議和を加算するためと、後で正しい端局へ送信す
るためにこれらのタイムスロツトからのデータサ
ンプルをグループ化する。この加算された和は同
期回路３０１−２，３０２−２，３０３−２及び
３０４−２を介して正しい端局に送られる。会議
和は４つの端局の各々に対し、独立して時分割方
式で作られる。ACBは、後述する方法によつて
サンプルを並びかえる。会議論理は４つの独立し
た和を作り、これらの各々は対応する端局インタ
ーフエイスに送られる。会議回路３３１は32ケの
独立したサンプルをACBから受信する。32ケの
サンプルは、各々８サンプルごとの４つのグルー
プにおいて会議に用いられる。32ケの中の最初の
８サンプルが加算され同期回路３０１−２を介し
て端局Ａに送られる。第２の８サンプルは加算さ
れて同期回路３０２−２を介して送られる。第３
グループの８サンプル及び第４グループの８サン
プルについても同様である。端局がある時点でデ
ータを受信していないと、そのすべてのサンプル
はゼロになつている。これは、すべての信号をゼ
ロにするか、あるいは、対応する利得をすべてゼ
ロにするかのいずれかによつて達成できる。本発
明の下では、各端局に対する信号の利得は別々に
制御可能である。

ACB４００は、いずれかのバスの指定された
タイムスロツトからのデータを取り出し、このデ
ータを各タイムスロツトに対して指定されたバツ
フア情報（利得）と結合するため、会議は任意の
会議参加者に対する利得に関連して制御すること
ができる。このように会議を制御することによ
り、異つた端局の組合せに対して異つた値の利得
を選択することができ、異つた端局に対して音量
に大きな差を与えることなく会議を行えるという
利点がある。

ACBは４つの別々のメモリ、すなわち、内容
によりアドレス可能なメモリ（CAM）６００、
サンプルバルフア（SB）８００、利得値バツフ
ア（GVB）７００、及びバス選択レジスタ
（BSR）を含んでいる。CAM及びGVBはマイク
ロプロセツサ制御器からバス４０１を介してプロ
グラムされる。CAMはプログラムされて、バス
からのタイムスロツトを選択する。これらのタイ
ムスロツト内のデータは、プログラムされた順に
SBに書込まれる。GVBはマイクロプロセツサに
よつて書込まれ、その各利得は、SB内の各サン
プルに対して用いられる。タイムスロツトカウン
タ３１０は、CAMがプログラムされたタイムス
ロツトに対して動作する時、及びサンプルが対応
する利得とともにSB及びGVBから読み出された
時に、動作する。前述のように、この読出しは順
次行われ、各々が８サンプルを持つ４グループか
ら成る32サンプルを含んでいる。

BSR５００もバス４０１からプログラムされ、
SBに書込まれるサンプルの各々がどのバスから
来るかを選択する。このバス選択は、バス選択制
御８０１によつて扱われる。

簡単に要約すると、システムポートの各々にお
けるNPE（第２図）は、バスに対して送受信する
データの動きを制御する。これが正しい順で行わ
れるために、各NPEの局所的タイムスロツトカ
ウンタ３１０は全システムと同期が取れていなけ
ればならない。これは、第１図に示したバス制御
１００内のバスインターフエイス・タイマ１０１
によりバスＡ及びＢを介して行われる。バスイン
ターフエイス・タイマ１０１はクロツク及びフレ
ーム信号と発生するタイミング回路を含んでい
る。クロツク信号はバスの速度に等しい2.048M
Hzの信号であり、フレームは8kHzの同期信号で
ある。このクロツク及びフレーム信号はすべての
システムポートに印加され、各ポートで各NPE
に供給さえて、局所的タイムスロツトカウンタを
計数しリセツトするのに用いられる。これによ
り、システム制御が分散していても、すべの
NPEが等価なタイムスロツトアドレスを持つこ
とが保証される。

タイムスロツト入替器 第４図に拡張した形式で示した連想会議バツフ
ア４００は、マイクロプロセツサ制御器からバス
４０１を介して利得値及びタイムスロツトアドレ
スを受信する。タイムスロツトアドレスはバスか
ら送受信するタイムスロツトを決定する。利得値
はＩ／Ｏレジスタ７０４からGVB７００に書込
まれる。タイムスロツトアドレスはＩ／Ｏレジス
タ６０３からCAM６００に書込まれる。ある端
局グループ間での呼がシステム内で確立させる
と、各ポートのマイクロプロセツサはその呼の利
得値とタイムスロツトアドレスとを、その呼が続
いている間だけ、書き込んで置く。

利得値とタイムスロツトアドレスとが書込まれ
ると、CAM６００はSB８００を制御してバス８
０９又はバス８１０のいずれかによりサンプルを
取り込む。対応するCAM位置がそのサンプルの
タイムスロツトアドレスを保持している時にのみ
そのサンプルがSBに取り込まれる。この方法の
詳細については後述する。このサンプルは、バス
８１１から伸張器３０９（第３図）に順に読み出
されるまでSB内に保持される。

CAM６００は、線６０６上のタイムスロツト
アドレスのビツト０乃至７（TSA０乃至TSA
７）と、CAMに蓄えているタイムスロツトアド
レスとを比較することによりバス８０９及び８１
０上のタイムスロツトを認識する。CAM位置の
各々がその８ビツトデータを線６０６上の８ビツ
トデータと個々に比較される。もしこれらが等し
いと、そのCAM位置は６０５の対応する順に一
致信号を発生する。この一致信号により、一方の
入力レジスタ（８０７又は８０８）から対応する
SB位置への書込みが行われる。このようにして
CAMはバス８０９又は８１０の256個のタイムス
ロツト（０−２５５）の各々を認識できる。これ
ら256個のタイムスロツトの各々は、SBに対して
書込み信号を発生し、そのタイムスロツトにおけ
るバス上のサンプルの書込みを行わせる。SB８
００の走査すなわち読出しの処理はタイムスロツ
トアドレス３乃至７（リードTSA３乃至TSA
７）により、走査選択器７０１を介して行われ
る。これにより、サンプルはSBに入つた速度の
１／８の速度でSBからバス８１１に読出される。こ
れは、CAMが認識するタイムスロツトアドレス
のビツト０乃至７がタイムスロツトアドレスビツ
ト３乃至７より８倍速く変化するためである。サ
ンプルは、SBに対して上記1/8の速度で書込まれ
るが、それは均一ではない。なぜならこの書込み
に256ケのタイムスロツトの任意のものについて
生じるためである。このようにして、バス８０９
及び８１０が256ケのタイムスロツトを持つのに
対し、バス８１１は32ケのタイムスロツトを持
つ。

SB８００とCAM６００とは、タイムスロツト
カウンタ３１０とともにタイムスロツト入替え機
能を果し、バス８０９又は８１０上の望ましいタ
イムスロツトからサンプルを選択的に取り込ん
で、このサンプルを指定された順序でバス８１１
に送出する。

この順序がえは、図式的に第１１図に示されて
おり、サンプルが入力バス（バス８０９又は８１
０）から取り込まれて出力バス（バス８１１）に
送出される。説明のために、入力バスにはサンプ
ルＡ，Ｂ，Ｃ及びＤがあるものとし、これらは第
３図に示したように、１つのNPEによつてサー
ビスを受ける４つの端局からのサンプルであるも
のと仮定する。いうまでもなく、サンプルはシス
テム内の任意の端局から発生するもので、特定の
NPEに付随した端局からのものには限られない。
主システムプロセツは、第１１図に示した順序を
決定しており、タイムスロツトアドレス２は端局
Ａからのサンプルを持ち、タイムスロツトアドレ
ス５は端局Ｂからのサンプルを持ち、以下同様で
ある。ここで、端局Ａ，Ｂ，Ｃ及びＤの間で４端
末の会議接続を行うものと仮定する。出力バスに
ついては、端局Ａ及びＤのもののみについて考え
るが、図示していない端局Ｂ及びＣについても同
様のサンプルが送出されることはいうまでもな
い。前述のように、出力バス上の32ケのサンプル
は、８から成る４グループで会議を行い、第１の
グループが端局Ａに与えられ、以下同様である。
すなわち、サンプルＤ，Ｂ及びＣが端局Ａに行
き、サンプルＣ，Ａ及びＢが端局Ｄに行く。各グ
ループ内のサンプルは加算されて第３図の同期器
３０１−２乃至３０４−２を介して対応する端局
に送られる。

入力バスと出力バスとの間での入れ替えは
CAM６００で行われる。CAM６００には前述の
ようにシステム制御器からの書込みが前もつて行
われ、位置０には２５４が、位置１には５が、位
置２には７が、位置29には７が、位置30には２
が、さらに位置31には５が書込まれている。この
呼が継続する間これらの数値は変化しない。よつ
て、新しい端局が会議に加わつたり、会議から離
れたりすることが無い限り、中央処理装置は１つ
の呼に対して１回NPEと通信すれば良い。

次の動作は、入力タイムスロツト２５４（サン
プルＤ）からのサンプルを取り出して、これを出
力タイムスロツト０に印加することである。これ
は、より詳細に後述するように、CAM６００が
各タイムスロツト識別信号を蓄えられている数値
と比較して、一致した時に出力信号を出すことに
よつて行われる。すなわちTSCが254になると、
CAM６００の位置０からSB８００の位置０に信
号が送られる。この信号により、現在入力バスに
ある信号がSB８００の位置０に蓄えられる。第
２の位置、すなわちCAM６００の位置１は、５
を蓄えており、SB８００の位置１に書込まれる
べきサンプルはタイムスロツト５から来ることを
示している。この第１及び第２のSB位置は、出
力バスの第１及び第２のタイムスロツトを構成す
る。同様に、CAM位置２，２９，３０及び３１
は入力バスのタイムスロツトアドレスが書込まれ
ており、またCAMの物理的な位置は出力バス上
にサンプルが出て行くべきタイムスロツトを決定
する。タイムスロツトカウンタ３１０が０乃至２
５５の間で変化する間に、その出力はバス６０６
からCAM６００に印加される。このタイムスロ
ツト計数値とCAMに蓄えられた数値とが一致す
る度に、一致したCAM内の位置が書込みパルス
を発生し、SB８００の同じ物理的位置へ印加す
る。これにより、このタイムスロツトに対応する
入力バスからのサンプルが、SBのその位置へ書
込まれる。

上記のように、タイムスロツトアドレス２がバ
ス６０６上に現れると、CAM６００のメモリ位
置３０は書込みパルスをSB８００のメモリ位置
３０に印加し、タイムスロツトアドレス２に付随
したサンプル（サンプルＡ）をサンプルバツフア
８００の位置３０に書込む。タイムスロツトアド
レスが５になると、CAM６００の位置１及び３
１が、SB８００の位置１及び３１に対して書込
みパルスを印加し、サンプルＢがこれら２つの位
置に同時に書込まれる。フレームの終了時には、
SBへの書込みが終了し、次いでその内容は正し
い順に、正しいタイムスロツトにおいて出力バス
に読み出される。この方法により32タイムスロツ
トのバス８１１が作られて、サンプルが会議回路
に印加される。

第３図に戻ると、タイムスロツト入替えは
CAM６００及びSB８００によつて制御される。
入替えられた出力サンプルは伸張器３０９に印加
される。さらに、利得値バツフア（GVB）７０
０は、バツフアされたサンプルの各々に対する利
得値を与える。走査アドエス語選択器７０１は
SB及びGVBの両方を制御し、これらのバツフア
の各々の位置が相互に対応するようになつてい
る。よつて、SBからバス８１１に読み出される
32ケのサンプルの各々は、予め蓄えられバス７０
７に読み出される利得サンプルに対応する。この
利得サンプルは次に会議回路３３１（第３図）の
乗算器３０８に印加される。バス８１１上の各サ
ンプルは伸張器３０９を通過した後、バス７０７
上の対応する利得サンプルと乗算される。これに
より、各サンプルに対して個々に利得計数が達成
される。この方法により、各端局に対する各サン
プルの利得はその端局に応じて調整され、さらに
そのサンプルの発信端局に応じても調整すること
ができる。

８のグループ内で、これらのサンプルは累算器
３０７で累積され、累積された和が圧縮器３０５
で圧縮された後、出力同期器（３０１−２乃至３
０４−２）の１つを介して正しい出力端局へ送ら
れる。

連想会議バツフアメモリの構成 連想会議バツフア４００には４つの基本的メモ
リシステム、すなわちバス選択レジスタ（BSR）
５００、内容によりアドレス可能なメモリ
（CAM）６００、利得値バツフア（GVB）７０
０、及びサンプルバツフア（SB）８００が含ま
れている。第５，６，７及び８図はこれらのメモ
リシステムの各々の動作の詳細を示す。第５図に
拡張して示したBSR５００は直接読出し及び書
込みの可能なデータフリツプフロツプを含んでい
る。デコーダ５０１は書込むべき８ビツトグルー
プの４グループの１つを、データス４０１から一
度に８ビツトずつ選択する。これら４つのビツト
レジスタの出力はSB８００に書込まれるサンプ
ルのためのバス選択を決定するのに用いられる。
SBRは、SBに書込むべきサンプルを、バス８０
９又は８１０のいずれが供給するかを決定する。
これは、SBの位置の各々について個々に行われ
る。２重バス構成を取らない時には、BSRは不
要である。

CAM６００は第６図に示され、メモリ配列内
のビツトセル（例えば６０４）の各々の構成と、
このメモリ配列に対するアドレスデコーダの接続
方法とが示されている。CAMは他の任意の標準
的メモリと同様にＩ／Ｏレジスタ６０３を介して
読出し・書込みが行われる。アドレスはアドレス
デコーダ６０２によつてデコードされ、32ケ（０
−３１）の８ビツト位置の１つを選択する。これ
らの位置の１つが選択されると、書込むべきデー
タはＩ／Ｏレジスタから取り出された、データ線
（０−７、及びＤ０−Ｄ７）を介して、ビツ
トセル０−０乃至０−７のような選択されたメモ
リビツトセルに送られる。各ビツトセル６０４は
静的メモリセルであり、抵抗６Ｒ１，６Ｒ２及び
トランジスタ６０４２及び６０４５がセルのラツ
チ部を構成している。セルは、伝送ゲート６０４
１及び６０４８を介して、読出し又は書込みのい
ずれかとしてアクセスされる。この伝送ゲートは
アドレスデコーダ６０２から来るアドレス選択線
によつてオン・オフされる。セル０−０に書込む
べきデータに対し、Ｉ／Ｏレジスタが線Ｄ０及び
Ｄ０にデータを出し、次いでアドレスデコーダ線
０が伝送ゲート６０４１及び６０４８をオンに
し、これによつて線Ｄ０及び０上のデータがメ
モリセル０−０をセツト又はリセツトする。読出
し動作も同様の方法で行われる。アドレスデコー
ダの線０が伝送ゲート６０４１及び６０４８をオ
ンにすると、ビツトセル０−０に蓄えられていた
データはデータ線Ｄ０及び０からＩ／Ｏレジス
タ６０３の出力レジスタ部に伝搬する。

上記のような標準的なメモリ動作の他に、各ビ
ツトセルには連想認識回路がある。ビツトセル０
−０はトランジスタ６０４３，６０４４，６０４
６及び６０４７を含み、これらはセル０−０に蓄
えらえているデータビツトと、線０及び
TSA０から印加されるデータビツトとの間で排
他的論理和をとる操作を行う。この排他的論理和
は、ビツト０−１乃至０−７内の排他的論理和と
ともに、タイムスロツトカウンタからのデータ
（TSA０乃至TSA７）と、CAM位置０に蓄えら
れているデータとを比較し、一致すると、線６２
０が高レベルになる。線６２０（ビツト線０）
は、CAM位置０の各ビツトがTSA０乃至TSA
７の各ビツトと等しくなつた時にのみ高レベルに
なる。この８ビツトはグループとして、予め蓄え
られたタイムスロツトアドレスを表わしており、
そのすべてが到来するタイムスロツトアドレスと
同時に比較される。蓄えれられた８ビツトのすべ
てが線６０６のすべてのビツトと一致すると、線
６２０が付勢されてこの一致を示す。このように
して、一致信号が線６０５のリード０から取り出
される。CAM内の32ケの８ビツト位置の各々が
同一の比較回路を持ち、そこに蓄えらえたデータ
と線６０６上のデータとの比較を独立して行う。

再び第１１図において、前述のように位置０は
値254を８ビツト２進数として蓄えることができ
る。32ケの独立した一致線があり、その各々は
CAMの対応する位置に蓄えられたデータが線６
０６上のデータと一致したことを示す働きをす
る。

２重アクセスメモリ構成 利得値バツフアが第７図に示され、従来技術の
ものに対し、２重アクセス機能を与えるよう修正
したNMOSメモリ配列が示されている。メモリ
７００はレジスタ７０３又はレジスタ７０４のい
ずれを介してでもアクセスでき、これは２つの独
立したアドレスと、２つの独立したデータバスに
よつて動作することが可能である。

バス４０１は、アドレスデコーダ７０５で選ば
れる32ケの位置のうちの任意の位置を、読出し又
は書込みのためにアクセスできる。同時に、バス
７０７は走査アドレス語選択器７０１によつて選
択される32ケの位置のうちの任意の位置を独立し
て読出すことができる。両方のバスともビツト線
対としてすべてのメモリ位置に伸びており、どち
らかのバスによりアクセスによつて他のバスのア
クセスが制限されることはない。ビツト線対は、
書込み動作に対してはセツトリセツト線として用
いられ、読出し動作に対しては差動出力線として
用いられる。レジスタ７０４のビツト線対０及び
０は最上行（０−０乃至３１−０）のビツトセル
に対して伸び、レジスタ７０３のビツト線対０及
び０も同じセルに対して伸びている。バス４０１
からのアクセスはマイクロプロセツサによつて制
御される。このマイクロプロセツサは、SB−
CAMメモリ構成によつて処理されるべき対応す
るサンプルが使用できる位置に利得値を書込む。

従来技術のNMOSメモリ配列では、１組のビ
ツト線対と、１つのアドレスデコーダに付随した
１つのＩ／Ｏレジスタがメモリ配列に接続され
る。以下の説明では、これに相当するものが選択
器７０１及びレジスタ７０３であるものと仮定す
る。読出し及び書込み動作は２ステツプで処理さ
れる。第１のステツプはすべてのビツト線対を予
備充電することである。これにより、線０乃至５
及び０乃至５がレジスタ７０３内の回路によつて
高レベルに駆動される。この結果、次のステツプ
で線がビツトセル内のデータを充電してしまうこ
とが防止される。読出し動作における次のステツ
プは、予備充電をオフにし、かつデコーダ７０１
から語選択線の１つをオンにすることである。予
備充電をオフにすることにより、ビツト線は容量
的に高レベルに充電されたままであり、一方で語
選択線が対応する伝送ゲート７０２１及び７０２
５をオンにする。この伝送ゲートのために、ビツ
トセルは一方のビツト線（蓄えられていたデータ
に応じて０又は０）を低レベルに引き下げる。こ
のようにしてビツト線対は選択されたビツトセル
内に蓄えられていたデータを取り込み、次いでレ
ジスタがこのデータを取り込んで出力に出す。ビ
ツトセル抵抗７Ｒ１及び７Ｒ２は、メモリの電力
消費を最少にするように大きな値を持ち、一方ト
ランジスタ７０２３及び７０２４はいずれのビツ
ト線も低レベルに引き下げられるものを使う。予
備充電は、抵抗がビツト線を高レベルに引き上げ
ることができないために必要なものである。

書込み動作において、第２のステツプは、予備
充電駆動を入力データの駆動とかえることと、選
択線の１つをオンにすることである。入力データ
は予備充電と重畳され、入力データに応じてセル
データがセツト又はリセツトされる。このように
して選択されたセルへの書込みが行われる。２重
バス構成により、２相動作メモリシステムが可能
となり、独立した２組のＩ／Ｏレジスタ及び語選
択器がクロツクの相反する相において同一のメモ
リセルにアクセスすることができる。よつて、第
１２図に示されているように、一方のレジスタ、
たとえば出力レジスタ７０３が予備充電モードに
ある時に、すべてのメモリセルの実際のフリツプ
フロツプはこのレジスタのビツト線とは分離され
ており、この間に他のレジスタ、たとえば入出力
レジスタ７０４が読出し／書込み位相となつて任
意のセルをアクセスすることができる。この交互
動作は第１２図に示した相反位相のクロツクパル
スによつて制御される。これにより、両方のビツ
ト線が同じビツトセルに対して同時に選択される
という致命的状態が防止される。GVBでは、バ
ス７０７は読出し動作のみに用いられる。

２重ビツト線・２重位相動作により、利得値バ
ツフアの速度が効率的に２倍になり、同じタイム
スロツトにおいて独立したポートから２倍のアク
セスが可能となる。

以上と同じ２重位相構成がSB８００でも用い
られており、第８図及び第９図に示されている。
サンプルバツフアはさらに拡張されて、３つのビ
ツト線対と３つのアクセスポートを持ち、さらに
３つのアクセスポートの２つについてバス選択論
理を持つ。出力ポート（バス８０１）に対するア
ドレス選択論理はGVBと共用される。他の２つ
のポート（Ａ及びＢ）は、入力レジスタ８０７及
び８０８を介してバス８１０及び８０９に接続さ
れている。Ａ及びＢに対するアドレス及びポート
選択はCAM及びバス選択論理８０１で行われる。
サンプルは入力レジスタＡ及びＢからのバスＡ及
びＢに同時に現れる。SBの各位置のバス選択器
はどのバスからのデータをそのSB位置へ書込む
かを制御する。この構成により融通性のある３ポ
ートメモリシステムが実現でき、そのうちの２ポ
ートが入力であつて、２つのバスのいずれかから
１つ以上のメモリ位置への書込みを同時に行い、
また第３のポートが出力で、第３のバスから同時
に読み出して会議回路への出力を行うことができ
る。２つのバスＡ及びＢは同じ位相で動作するた
めに、任意の位置へは一方のバスのみがデータを
書込むよう、バス選択論理によつて制御しないと
競合が生じる。第３のバス、すなわちバス８１１
は相反する位相で動作しており、バスＡ又はＢと
競合することはない。

バス選択器はCAM６００及びBSR５００の両
方から信号を受ける。CAMは、バスＡ又はＢ上
のサンプルを対応するSB位置に書込むべき時刻
を決定する。その書込みパルスは、対応する
BSRビツトに応じてバスＡ又はＢのいずれかか
らのサンプルを書込むように指令する。位置０−
０のビツトセル８０５に示したように、伝送ゲー
ト８０５３及び８０５８により、バスＢからのデ
ータがこのビツトセルに書込まれ、伝送ゲート８
０５２及び８０５７によりバスＡからのデータが
このビツトセルに書込まれる。これら２つの伝送
ゲートの一方のみが、対応するバス選択器によつ
て付勢される。

結 論 本考案について、タイムスロツト入替え会議シ
ステムに関連して説明したが、このような応用は
一実施例にすぎず、当業者には公知のように、本
考案を用いてデータサンプルを１つの入力から他
の入力に移動させることができ、この場合、これ
らの入力は端局、回線、トランク、又は補助回路
に付随することもしないこともあり、また伝送回
線からメモリへ移動して後で用いるような使用も
可能である。メモリ配列としては、多数の蓄積レ
ベルを設け、各レベルを入力信号の１サイクルに
対応させることもできる。この場合、入力信号を
数フレームにわたつて蓄え、後で送信することが
できる。このような構成はバツフア化を必要とす
るパケツト交換システムで有用である。

いくつかのメモリを単一のメモリに統合し、さ
らに入力及び出力バツフア及びバスも含ませるこ
とも可能である。クロツク信号を内部的に発生
し、ゲート制御のために別のクロツク信号を用い
ることも可能である。

ポート制御回路において、デジタルフイルタ、
自動利得制御及び雑音防止のような他の信号処理
機能を追加できることはいうまでもない。

以上を要約すると、 １ 共通バスのサービスを受けるポートのグルー
プの間で会議通信を行うシステムにおいて、 該共通バスに複数のタイムスロツトを与える
手段が含まれ、各タイムスロツトは該ポートか
らの信号サンプルが任意のポートによつて該バ
スに印加されまた１つ又はそれ以上の他のポー
トによつて該バスから取り込まれる時間間隔を
定義しており、 該ポートの各々に付随したポート制御回路が
含まれ、該ポート制御回路は該共通バスからサ
ンプルを取り込みまた該共通バスにサンプルを
印加し、さらに 該ポート制御回路は、 該付随したポートに向うタイムスロツトの識
別を通信接続の間だけ一時的に蓄える手段と、 該取り込まれた信号サンプルに対する固有の
利得調整値を一時的に蓄える手段と、 該割当てられた利得調整値の制御のものとで
該取り込まれた信号サンプルを修正する手段
と、 該修正された信号サンプルのすべてを含む結
合信号サンプルを該付随するポートに与える手
段とを含んでいる。

２ 通信システムで用いられる通信ポートに付随
し、該システム内のすべてのポートに共通の第
１のバスと付随するポートに局所的な第２のバ
スとを有するメモリバツフアにおいて、該通信
システムは第１のバス上で任意のシステムポー
トにより信号サンプルが第１のバスに印加され
る時間間隔を定義するタイムスロツトを持ち、
該信号サンプルは任意の該メモリバツフアによ
り該第１のバスから得られ、該メモリバツフア
は特定のタイムスロツト信号サンプルを該第１
のバスから該第２のバスへ伝送するように構成
されており、 該第２のバスへ送られる信号を含んでいるタ
イムスロツトの識別名を一時的に蓄えるための
手段が含まれ、 蓄えられた該タイムスロツト識別名の任意の
ものに対する固有の利得調整値を一時的に蓄え
るための手段が含まれ、 該一時記憶に蓄えられた該タイムスロツト識
別名に対応する信号サンプルを該第１のバスか
ら取り込んで該メモリバツフアに蓄えるための
手段が含まれ、 蓄えられた該タイムスロツト識別名を利得調
整値及び蓄えられたサンプルと関連をとる手段
が含まれ、 メモリバツフアの順次制御の下で、該関連を
取られたサンプル及び利得値を付随する第２の
バスへ送出する手段が含まれる。

３ 上記第２項のシステムにおいて、該タイムス
ロツト信号蓄積手段と該取り込んで蓄積する手
段とが、 第１のメモリの蓄積位置の各々が第２のメモ
リの蓄積位置の特定のものに対応しているよう
な第１及び第２のメモリと、 該第１のバスに現える信号サンプルを識別す
るための信号を発生する手段と、 該第１のバスの識別信号を、該識別信号に対
応する第１のバスの信号を蓄えるべき該第２の
メモリの位置に対応する該第１のメモリの蓄積
位置に蓄えるための手段とを含んでおり、 該第１のメモリが、クロツク出力と該第１の
メモリに蓄えられている該第１のバスのタイム
スロツト識別との一致に応動して応答信号を発
生し、該応答信号の各々が、蓄えられている該
第１のバスのタイムスロツト識別の物理的位置
によつて決定される該第２のバスのタイムスロ
ツトの特定の１つを指す位置識別を持つてお
り、 該応答信号の各々によつて制御され、該一致
したタイムスロツトの書込まれている識別に対
応する該第１のバスのタイムスロツト信号を、
該第２のメモリの該第２のバスのタイムスロツ
トの特定の１つに付随する位置に蓄える手段が
含まれている。

４ 上記第３項のシステムにおいて、各時間フレ
ームにおける入力タイムスロツトの数は各時間
フレームにおける出力タイムスロツトの数より
も大きい。

５ 上記第４項のシステムにおいて、該第１及び
第２のメモリの蓄積位置の数は該第２のバスの
タイムスロツトの数に等しい。

６ 上記第２項のシステムにおいて、該関連をと
る手段が該第１のメモリ内の物理的位置に対応
する計数範囲を持つカウンタを含み、該応答信
号の各々が該関連をとる手段を付勢する。

７ 上記第２項のシステムにおいて、該メモリバ
ツフアはバスの間の信号を伝送するために、内
容によつてアドレス可能なメモリを含んでい
る。

８ 共通バスのサービスを受ける端局のグループ
の間で会議通信を行うシステムにおいて、 該共通バスに複数のタイムスロツトを与える
手段が含まれ、各タイムスロツトは該端局から
の信号サンプルが該バスに印加される時間間隔
を定義しており、 該端局の各々に付随したポート制御回路が含
まれ、該制御回路は選択されたタイムスロツト
において該共通バスからの信号サンプルを取り
込み、さらに該ポート制御回路は、 該付随した端局に向うタイムスロツトの識別
を通信接続の間だけ一時的に蓄える手段と、 該蓄えられたタイムスロツト識別に対する固
有の利得調整値を一時的に蓄える手段と、 該一時メモリに蓄えられたタイムスロツト識
別に付随したバスからサンプルを取り込んで、
該割当てられた利得調整値の制御の下で該取り
込んだサンプルを修正する手段と、 該修正された信号サンプルのすべてを含む結
合信号サンプルを該付随する端局に与える手段
とを含んでいる。

９ 上記第８項のシステムにおいて、該一時記憶
手段は内容によつてアドレス可能なメモリ
（CAM）を含んでいる。

10 上記第８項のシステムにおいて、該取り込み
手段は内容によつてアドレス可能なメモリ
（CAM）と第２のメモリとを含んでおり、その
各々は蓄積位置を含み、該蓄積位置の各々は会
議接続に関与する特定の端局に対応し、 該タイムスロツトに同期しこれに等しい出力
を順次発生するクロツクが含まれ、 該CAMは、該クロツク出力と該CAMに一時
的に蓄えられたタイムスロツト識別との一致応
じて応答信号を発生し、該応答信号の各々は該
端局の特定のものに対し該蓄えられているバス
タイムスロツト識別の物理的位置で決定される
位置識別を持つており、 該応答信号の各々によつて制御され、一致し
た該タイムスロツトの書き込まれている識別に
対応するバスタイムスロツト信号を該端局の特
定の１つに付随した該第２のメモリの特定の位
置に蓄える手段が含まれている。

【図面の簡単な説明】

第１図は分散形会議構成を示す広範なブロツク
図であり、第２図はシステムポートの構成を示す
ブロツク図であり、第３図は各システムポート内
の網処理素子のブロツク図であり、第４図は連想
会議バツフアの回路図であり、第５図はバス選択
レジスタの回路図であり、第６，７，８及び９図
は、内容によつてアドレス可能なメモリ、利得値
バツフア及びサンプルバツフアを詳細に示す回路
図であり、第１０図は第８図と第９図の配列法を
示す図であり、第１１図は入力バスと出力バスと
の間のタイムスロツト入替え機能の動作を示す図
であり、そして、第１２図は２重アクセスメモリ
を制御するためのタイミング表を示す図である。 図面の主要部分の符号の説明、第１のバス……
第３図の３２１、第２のバス……第３図の８１
１、メモリバツフア……第４図の４００、第１の
バツフア……第４図の６００、第２のバツフア…
…第４図の７００、第３のバツフア……第４図の
８００、関連をとる手段……第４図の７０１及び
７０５、第１の回路……第３図の３１０、選択手
段……第３図の８０１。

Claims (1)

1. 【実用新案登録請求の範囲】 １ 共通バス（例えば、BUS Ａ， BUS Ｂ）
   を介して相互に接続される複数の通信インター
   フエース（例えば、２０１−１，……２０１−
   Ｎ）であつて、その各々が少なくとも１つの端
   末を取り扱つている複数の通信インターフエー
   スを介して該端末間で会議通信を行うための制
   御システムにおいて、 該通信インターフエースの各々に関連し、該
   共通バスから信号サンプルを得、そして該共通
   バス上に信号サンプルを置くよう動作する複数
   の通信インターフエース制御回路（例えば、３
   ００−１，…３００−Ｎ）と、 その各々が時間期間を規定している複数のタ
   イムスロツトを共通バスに設定するタイムスロ
   ツト設定手段であつて、該時間期間中に該通信
   インターフエース制御回路の任意のものからの
   単一の信号サンプルが該共通バス上に置かれ、
   そして該共通バスから１つ若しくはそれ以上の
   他の通信インターフエース制御回路によつて得
   られるようにしているタイムスロツト設定手段
   （例えば、１００）とを含み、 該通信インターフエース制御回路の各々が、 (a) 通信接続期間に該関連する通信インターフ
   エースに向けられたタイムスロツトの識別子
   を一時的に蓄積する手段（６００）、 (b) 該得られた信号サンプル各々に関する固有
   の利得調節値を一時的に蓄積する手段（例え
   ば、７００）、 (c) 該利得調節値の制御の下に該得られた信号
   サンプルを修正する手段（例えば、３０８）、 (d) 該修正された信号サンプルを結合する手段
   （例えば、３０７）、及び (e) 該結合された信号サンプルを該関連する通
   信インタフエースに提供する手段（例えば、
   ３１３，３０１−２，３０２−２，３０３−
   ２，３０４−２） からなる会議通信用制御システム。 ２ 実用新案登録請求の範囲第１項に記載の会議
   通信用制御システムにおいて、 該タイムスロツト識別子蓄積手段は、タイム
   スロツト識別子を選択するようプログラムされ
   ているメモリを含む会議通信用制御システム。 ３ 実用新案登録請求の範囲第１項に記載の会議
   通信用制御システムにおいて、 該タイムスロツト識別子を蓄積する手段は、
   カウンタ３１０を含むものである会議通信用制
   御システム。 ４ 実用新案登録請求の範囲第３項に記載の会議
   通信用制御システムにおいて、 該蓄積された利得調節値と該得られた信号サ
   ンプルは、該カウンタと該タイムスロツト識別
   子蓄積手段の制御下で該修正手段に結合される
   ものである会議通信用制御システム。