JPH0568158B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデジタル会議システム、特に入力タイ
ムスロツトバスからの情報を出力タイムスロツト
バスへ変換するタイムスロツト入替装置に係る。
従来技術による典型的なタイムスロツト入替器
は、１つのタイムスロツト割当て（TSA）メモ
リと、２つのサンプルバツフアを用いて実現され
ていた。TSAメモリは、各タイムスロツトにつ
いて、サンプルバツフア内の位置を指す命令を蓄
えている。システムプロセツサは、各通信接続に
ついてこの命令をTSAメモリに書込む。タイム
スロツトクロツクがTSAメモリを走査し、TSA
メモリのあるタイムスロツトアドレスに対し、サ
ンプルバツフアメモリアドレスが与えられる。あ
るタイムスロツトに付随するデータサンプルは、
TSAメモリから得られたアドレスによつて識別
されるサンプルバツフアの位置へ書込まれる。こ
の従来技術は、タイムスロツト入替えの観点に立
つと利点があるが、タイムスロツトアドレスメモ
リとして、入力バスのタイムスロツトと同じだけ
の多数のメモリ位置を必要とする。さらに、サン
プルバツフアアドレスをタイムスロツトアドレス
メモリ内に入れる場合、各タイムスロツトアドレ
スメモリについて１つのサンプルバツフアアドレ
スしか使用されない。このように、上記の従来技
術は、会議接続を構成するようには設計されてい
ない。なぜなら会議のためには、同じタイムスロ
ツトサンプルが１ケ所以上のバツフア位置に蓄え
られねばならないためである。

このような問題は、本発明に従い、１フレーム
にｍ個のタイムスロツトの入力時分割多重信号を
１フレームにｎ個のタイムスロツトの出力時分割
多重信号（ｍとｎは整数であり、ｍ＞ｎ）にタイ
ムスロツト入替を行う装置であつて、 ｎ個の出力タイムスロツトの特定のものにそれ
ぞれ対応するｎ個の第１の物理メモリアドレス位
置を備えた第１の手段であり、入替されるべき入
力タイムスロツトの識別番号の各々がその入力タ
イムスロツトを入替るべき出力タイムスロツトに
対応している第１の物理メモリアドレス位置の
各々に蓄積されており、第１の手段は入力時分割
多重信号と同期し且つｍ個のタイムスロツトのタ
イムスロツト識別番号を表わすタイムスロツト識
別番号系列信号（例えば６０６）を受信しそして
系列信号におけるタイムスロツト識別番号の各到
来に応答して系列信号と蓄積されているタイムス
ロツト識別番号との間の一致を見出すことで到来
したタイムスロツツト識別番号の蓄積されている
第１の物理メモリアドレス位置を同定している第
１の手段、及び 同定された第１の物理メモリアドレス位置に応
答して該一致したタイムスロツト識別番号に対応
した入力タイムスロツトからの信号サンプルを該
同定した第１の物理メモリアドレス位置に対応す
る出力タイムスロツトに転送している第２の手段
からなり、第２の手段は、第１の手段における第
１の物理メモリアドレス位置にそれぞれが関連し
たｎ個の第２の物理メモリアドレス位置を備えて
おり、同定された第１の物理メモリアドレス位置
に応答して同定された第１の物理メモリアドレス
位置に関連した第２の物理メモリアドレス位置に
該入力時分割多重信号の信号サンプルを蓄積して
おり、そして第２の物理メモリアドレス位置に蓄
積された信号サンプルを取出して出力時分割多重
信号を形成しているタイムスロツト入替装置によ
つて解決された。

本発明は、デジタルタイムスロツト入替装置に
向けられている。該装置では、(a)タイムスロツト
入替機能は分散され各システムポートにおいて提
供されており、そして(b)各システムポートは関連
の複数の通信装置とTDMバスとの間のインター
フエースとしての役割をしている。本発明の１つ
の利点は、必要とされるメモリアドレス位置の数
が出力バスフレームにおけるタイムスロツト数以
内で良いということにある。結果として、従来技
術に比べメモリアドレス位置がより少なくなる。
他の利点は、バツフアメモリの１つの位置以上に
同じタイムスロツトサンプルの蓄積がなされると
いうことである。これは、任意のTDMバスタイ
ムスロツトをシステムポートに直接に接続されて
いる１つ以上の通信装置へ結合できる能力を与え
る。

発明の要約 バスの間でデジタル信号を選択してバツフアリ
ングするためのタイムスロツト入替器が提供され
ている。この構成は分散形デジタル時分割システ
ムで会議接続を行うのに特に有用である。一実施
例では、第１のバスのタイムスロツトに対応する
時間信号を発生するためのクロツクが用いられて
いる。この信号は連想メモリに順に与えられ、与
えられた信号と予め蓄えられたタイムスロツト識
別名との間で一致が生じると、付勢信号が作られ
る。各連想記憶位置は比較論理と付勢出力信号と
を持つている。各付勢信号は所定の第１のバスの
タイムスロツト識別番号と時間的対応関係を有す
るとともに、第２のバスの特定のタイムスロツト
と物理的位置関係を有している。この付勢信号に
より、時間的対応を持つタイムスロツト信号が、
第２のバスの特定のタイムスロツトに対応するバ
ツフアメモリの蓄積位置へ書込まれる。次いで信
号サンプルはバツフアメモリから順に取り出され
る。

この実施例において、内容によつてアドレス可
能なメモリ（CAM）としても知られる連想メモ
リと、サンプルバツフアは、第２のバス、すなわ
ち会議バス上のタイムスロツト数に等しいメモリ
位置のみを有すれば良い。よつて、主バスが256
タイムスロツトで、２次バスが32タイムスロツト
であれば、CAMとサンプルバツフアとは、とも
に32の位置を持てば良い。あるタイムスロツト伝
送に対し、中央処理装置はCAMの出力バスタイ
ムスロツトに対応する蓄積位置に入力タイムスロ
ツト識別番号を書込む。タイムスロツトクロツク
とCAMに書込まれたタイムスロツト識別番号と
の間で一致が生じると、出力信号がサンプルバツ
フアの対応する位置に印加され、タイムスロツト
サンプルがサンプルバツフアのその位置へ書込ま
れる。次いでサンプルバツフアは出力バスに順に
読み出される。

同じタイムスロツト識別名がCAMの複数の位
置へ書き込み得るために、同じタイムスロツトサ
ンプルをサンプルバツフアメモリの複数の位置へ
書込むことができる。この方法により、出力バス
に対して複数の会議が可能となる。

本発明の上記及び他の目的と特徴、動作及び応
用については、以下に示す実施例の説明により、
より明確となろう。

一般的説明 デジタル会議システムで行われるようなタイム
スロツト入れ替え機能が第１図に示されている。
そのシステム全体の動作については後述するが、
その説明の前に、第１図に示され、また第１１図
に拡張された形で示されている、内容によつてア
ドレス可能なメモリ（CAM）６００とサンプル
バツフア８００とを用いたタイムスロツト信号の
入れ替えについて述べる。

同図内の表にあるように、信号サンプルＡは、
入力タイムスロツトとしてタイムスロツト識別番
号２を持ち、これが出力バスのタイムスロツト３
０となるようにこの信号サンプルを入れかえる必
要がある。また、信号サンプルＢは、入力バス識
別番号５と出力バスタイムスロツト１及び３１と
を持ち、これも入れ替える必要がある。同様に、
入力バスタイムスロツト７及び２５４についても
入れ替える必要がある。

この例では、システムのマイクロプロセツサが
バス４０１を介してタイムスロツト２５４の識別
番号をCAM６００の位置０に書込む。またタイ
ムスロツト識別番号５がCAM６００の位置１に
書込まれる。同様にタイムスロツト識別番号７が
位置２に書込まれ、タイムスロツト識別番号７が
位置２９にも書き込まれ、タイムスロツト識別番
号５が位置３０に書込まれる。

この例からわかるように、CAM６００の物理
的位置の各々は、出力バスのタイムスロツトに対
応しており、これは図から明らかなように、サン
プルバツフア８００内の記憶位置にも対応してい
る。タイムスロツト識別番号が一担CAM６００
に書込まれると、システムプロセツサの制御のも
とに変えられるまで、記憶される。もし必要であ
れば、メモリ全体をかえることなくタイムスロツ
ト入れ替えの任意の部分のみを変更することも可
能である。

、タイムスロツトカウンタは、バス６０６から
タイムスロツト識別入力信号の列を供給する。
CAM６００は当業者には公知のように構成され、
後述するように、その種々の記憶位置に蓄えられ
ている情報と、入力信号とを比較する。バス６０
６が識別信号２を与えると、物理位置３０のメモ
リ素子が一致信号をケーブル６０５からサンプル
バツフア８００へ供給する。バス６０６上のクロ
ツク信号は入力バス８０９及び８１０上のタイム
スロツトと同期している。よつて、CAM６００
から位置３０への一致信号により、サンプルバツ
フア８００内のそのメモリ位置は、その時点で入
力バス上にある信号、すなわちこの場合は信号サ
ンプルＡに対して開かれる。従つて、信号サンプ
ルＡはバツフア８００の位置３０に蓄えられる。
クロツク信号が５になると、バツフア８００の位
置１及び３１が開き、信号サンプルＢがこの両方
の位置に蓄えられる。

１タイムフレームが終了すると、すなわちタイ
ムスロツトカウンタが計数値255に達すると、サ
ンプルバツフア８００が０から31まで順次調べら
れ、そこに蓄えられている情報が出力バス８１１
に読み出される。この後、信号サンプルは必要な
タイムスロツトにおいて出力バスで用いることが
できる。

詳細な説明 第１図は、会議制御機能がシステムポート２０
０−１乃至２００−Ｎに分散している通信システ
ムを示している。タイムスロツト入替え器はこの
システムとともに動作するが、他の交換又は伝送
システムとも動作することができる。このような
システムのポートは、端局Ｓ１のような多数の端
末にサービスを行う２重バスデジタルシステム、
すなわちバスＡ及びＢと、共通のシステム制御１
００とが示されている。システム制御は、バスイ
ンターフエイス・タイマ１０１、呼プロセツサ１
０３、及びトーン源・信号検出器１０２を含んで
いる。呼プロセツサは、端局からの信号をポート
を介して取り込むとともに、各端局で用いられる
タイムスロツトを確立することによつて端局接続
の制御を行う。プロセツサ１０３は、ある会議で
結合されるべきタイムスロツトの識別番号を示す
情報をシステムポートに与える。この動作は公知
である。制御部は呼び進行トーンを発生しまた検
出するためにトーン信号発生・検出器１０２を含
んでいる。図のシステムは、種々の端局の間で、
音声信号の他にデータも取扱う。会議結合方式
は、このシステムでは音声会議のみに用いられ
る。

第１図に示したシステムポートは、第２図のよ
うに拡張され、回路要素も示されている。Ｉ／Ｏ
バツフア２０４，２０５は、このポート回路と、
大電力・大フアンアウトのシステムバスＡ及びＢ
とのインターフエイスとなる。３個のみが示され
ている網処理素子（NPE）３００は、端局とバ
ス３２１，３２２との間の信号を処理し制御す
る。NPEは端局の各々からの信号をこれら２つ
のバスのいずれかに送出するとともに、いずれか
のバスからの各端局への信号を受信する。NPE
は後述する方法によつて、分散会議機能を達成す
る。

図の網処理素子の各々は、４つの端局からの、
又は４つの端局へのデータを扱うことができる。
端局インターフエイス回路２０１は、端局との間
でサンプルを送受信するためのコーデツク又はデ
ジタル端局フオーマツト回路を含んでいる。端局
インターフエイス回路の各々は、デジタル端局と
の間のサンプルを正しくフオーマツト化するとと
もに、アナログ端局との間の伝送のためにデジタ
ルアナログ変換を行う。

回線１０６は、端局Ｓ１（第１図）との間の両
方向通信を行い、回線１０７は端局Ｓ１６（第１
図）との間の通信を行う。この構成は、製造上の
都合から選択されており、任意の数の端局を端局
インターフエイスに付随させることができるとと
もに、任意の数のインターフエイスをNPEに付
随させることができ、また任意の数のNPEをシ
ステムポートに付随させることができる。

第２図で、マイクロプロセツサ制御器２０２と
制御チヤネルインターフエイス２０３とが示され
ている。マイクロプロセツサ制御器２０２は各
NPEに対してバス４０１から送信及び受信タイ
ムスロツトを割当てる。制御チヤネルインターフ
エイス２０３は、マイクロプロセツサ２０２が、
バス３２１又はバス３２２、バスＡ又はバスＢ、
及びバスインターフエイス１０１（第１図）を介
して呼びプロセツサ１０３と通信することを可能
にする。

図のシステムで２つのバスを用いることにより
システムの容量が２倍になつている。各バスは
2.048MHzのサンプル速度でバス当り256ケのタイ
ムスロツトを可能にしている。２つのバスを用い
ることによつて512ケのタイムスロツトまで可能
になつているが、２つのバスの使用は、分散会議
システム又はタイムスロツト入替えシステム自体
には必要のないものである。

Ｉ／Ｏバツフア２０４及び２０５は両方向に動
作し、NPE又は制御チヤネルインターフエイス
２０３の制御を受ける。このバツフアの各々は通
常はすべてのタイムスロツトにおいてバスからの
サンプルを受信するが、任意のNPEが特定のタ
イムスロツトにおいて送信を必要とすると、この
NPEはバツフアを送信にかえるとともに、同時
にそのデータを対応するバス３２１又は３２２に
出力する。NPEは、TEA（又はTEB）線を介し
てバツフアに信号を送り、対応するバツフアがバ
ス３２１，３２２上のデータをシステムバスＡ，
Ｂに送信するように指令する。

回線１０６のような回線を介して端局から送ら
れる要求に応じて、第１図の呼びプロセツサ制御
１０３によつて呼びが確立される。この要求は、
まずマイクロプロセツサ制御器２０２（第２図）
で受信され、この制御器は、制御チヤネルインタ
ーフエイス２０３及びバスＡ又はバスＢを介して
第１図の呼びプロセツサ１０３に要求信号を送
る。呼びプロセツサは、この呼びに対してどのタ
イムスロツトを用いるかを決定し、バスＡ又はバ
スＢのいずれかを介してそのポートの制御チヤネ
ルインターフエイスに対して応答信号を送り返
す。このポート内のマイクロプロセツサ制御器
は、次いで、NPEを制御して、その呼びの間中、
指定されたタイムスロツトで送受信を行わさせ
る。

タイムスロツト制御 第２図に示されたNPE３００は、第３図のよ
うに拡張されて、システム内における動作を示し
ている。説明のために、第３図でNPEは４つの
端局Ａ，Ｂ，Ｃ及びＤに付随しているものと仮定
する。端局Ａからの伝送は回線３０１−１を介し
て行われ、端局Ａへの伝送は端末３０１−２を介
して行われる。任意の端局Ａ乃至Ｄからの送信
は、同じNPE又は別のNPEによるサービスを受
ける任意の端局Ａ乃至Ｄで終ることに注意された
い。こゝでは、説明のために、会議は１つの
NPEに制限している。伝送マルチプレクサ３１
１及び３１２は、連想会議バツフア（ACB）４
００によつて決められるタイムスロツト中に、各
端局からのサンプルをバスに送信する。サンプル
がバスに送信されるのと同時に、サンプルがバス
から受信されて４つの端局Ａ−Ｄの各々に送信さ
れるが、これはACB４００及び会議回路３３１
を介して行われる。ACB４００はバス４０１を
介してマイクロプロセツサ制御器２０２（第２
図）によつてプログラムされ、指定されたタイム
スロツトからデータサンプルを受信するととも
に、会議和を加算するためと、後で正しい端局へ
送信するためにこれらのタイムスロツトからのデ
ータサンプルをグループ化する。この加算された
和は同期回路３０１−２，３０２−２，３０３−
２及び３０４−２を介して正しい端局に送られ
る。会議和は４つの端局の各々に対し、独立して
時分割方式で作られる。ACBは、後述する方法
によつてサンプルを並びかえる。会議論理は４つ
の独立した和を作り、これらの各々は対応する端
局インターフエイスに送られる。会議回路３３１
は32ケの独立したサンプルをACBから受信する。
32ケのサンプルは、各々８サンプルごとの４つの
グループにおいて会議に用いられる。32ケの中の
最初の８サンプルが加算され同期回路３０１−２
を介して端局Ａに送られる。第２の８サンプルは
加算されて同期回路３０２−２を介して送られ
る。第３グループの８サンプル及び第４グループ
の８サンプルについても同様である。端局がある
時点でデータを受信していないと、そのすべての
サンプルはゼロになつている。これは、すべての
信号をゼロにするか、あるいは、対応する利得を
すべてゼロにするかのいずれかによつて達成でき
る。本発明の下では、各端局に対する信号の利得
は別々に制御可能である。

ACB４００は、いずれかのバスの指定された
タイムスロツトからのデータを取り出し、このデ
ータを各タイムスロツトに対して指定されたバツ
フア情報（利得）と結合するため、会議は任意の
会議参加者に対する利得に関連して制御すること
ができる。このように会議を制御することによ
り、異つた端局の組合せに対して異つた値の利得
を選択することができ、異つた端局に対して音量
に大きな差を与えることなく会議を行えるという
利点がある。

ACBは４つの別々のメモリ、すなわち、内容
によりアドレス可能なメモリ（CAM）６００、
サンプルバツフア（SB）８００、利得値バツフ
ア（GVB）７００、及びバス選択レジスタ
（BSR）を含んでいる。CAM及びGVBはマイク
ロプロセツサ制御器からバス４０１を介してプロ
グラムされる。CAMはプログラムされて、バス
からのタイムスロツトを選択する。これらのタイ
ムスロツト内のデータは、プログラムされた順に
SBに書込まれる。GVBはマイクロプロセツサに
よつて書込まれ、その各利得は、SB内の各サン
プルに対して用いられる。タイムスロツトカウン
タ３１０は、CAMがプログラムされたタイムス
ロツトに対して動作する時、及びサンプルが対応
する利得とともにSB及びGVBから読み出された
時に、動作する。前述のように、この読出しは順
次行われ、各々が８サンプルを持つ４グループか
ら成る32サンプルを含んでいる。

BSR５００もバス４０１からプログラムされ、
SBに書込まれるサンプルの各々がどのバスから
来るかを選択する。このバス選択は、バス選択制
御８０１によつて扱われる。

簡単に要約すると、システムポートの各々にお
けるNPE（第２図）は、バスに対して送受信する
データの動きを制御する。これが正しい順で行わ
れるために、各NPEの局所的タイムスロツトカ
ウンタ３１０は全システムと同期が取れていなけ
ればならない。これは、第１図に示したシステム
制御１００内のバスインターフエイス・タイマ１
０１によりバスＡ及びＢを介して行われる。バス
インターフエイス・タイマ１０１はクロツク及び
フレーム信号を発生するタイミング回路を含んで
いる。クロツク信号はバスの速度に等しい
2.048MHzの信号であり、フレームは8kHzの同期
信号である。このクロツク及びフレーム信号はす
べてのシステムポートに印加され、各ポートで各
NPEに供給されて、局所的タイムスロツトカウ
ンタを計数しリセツトするのに用いられる。これ
により、システム制御が分散していても、すべて
のNPEが等価なタイムスロツトアドレスを持つ
ことが保証される。

タイムスロツト入替器の詳細な説明 第４図に拡張した形式で示した連想会議バツフ
ア４００は、マイクロプロセツサ制御器からバス
４０１を介して利得値及びタイムスロツトアドレ
スを受信する。タイムスロツトアドレスはバスか
ら送受信するタイムスロツトを決定する。利得値
はＩ／Ｏレジスタ７０４からGVB７００に書込
まれる。タイムスロツトアドレスはＩ／Ｏレジス
タ６０３からCAM６００に書込まれる。ある端
局グループ間での呼がシステム内で確立される
と、各ポートのマイクロプロセツサはその呼の利
得値とタイムスロツトアドレスとを、その呼が続
いている間だけ、書き込んで置く。

利得値とタイムスロツトアドレスとが書込まれ
ると、CAM６００はSB８００を制御してバス８
０９又はバス８１０のいずれかよりサンプルを取
り込む。対応するCAM位置がそのサンプルのタ
イムスロツトアドレスを保持している時にのみそ
のサンプルがSBに取り込まれる。この方法の詳
細については後述する。このサンプルは、バス８
１１から伸張器３０９（第３図）に順に読み出さ
れるまでSB内に保持される。

CAM６００は、線６０６上のタイムスロツト
アドレスのビツト０乃至７（TSA０乃至TSA
７）とCAMに蓄えているタイムスロツトアドレ
スとを比較することによりバス８０９及び８１０
上のタイムスロツトを認識する。CAM位置の
各々がその８ビツトデータを線６０６上の８ビツ
トと個々に比較される。もしこれらが等しいと、
そのCAM位置は６０５の対応する線に一致信号
を発生する。この一致信号により、一方の入力レ
ジスタ（８０７又は８０８）から対応するSB位
置への書込みが行われる。このようにしてCAM
はバス８０９又は８１０の256個のタイムスロツ
ト（０−２５５）の各々を認識できる。これら
256個のタイムスロツトの各々は、SBに対して書
込み信号を発生し、そのタイムスロツトにおける
バス上のサンプルの書込みを行わせる。SB８０
０の走査すなわち読出しの処理はタイムスロツト
アドレス３乃至７（リードTSA３乃至TSA７）
により、走査選択器７０１を介して行われる。こ
れにより、サンプルはSBに入つた速度の１／８
の速度でSBからバス８１１に読出される。これ
は、CAMが認識するタイムスロツトアドレスの
ビツト０乃至７がタイムスロツトアドレスビツト
３乃至７より８倍速く変化するためである。サン
プルは、SBに対して上記１／８の速度で書込ま
れるが、それは均一ではない。なぜならこの書込
みに256ケのタイムスロツトの任意のものについ
て生じるためである。このようにして、バス８０
９及び８１０が256ケのタイムスロツトを持つの
に対し、バス８１１は32ケのタイムスロツトを持
つ。

SB８００とCAM６００とは、タイムスロツト
カウンタ３１０とともにタイムスロツト入替え機
能を果し、バス８０９又は８１０上の望ましいタ
イムスロツトからサンプルを選択的に取り込ん
で、このサンプルを指定された順序でバス８１１
に送出する。

この順序がえは、図式的に第１１図に示されて
おり、サンプルが入力バス（バス８０９又は８１
０）から取り込まれて出力バス（バス８１１）に
送出される。説明のために、入力バスにはサンプ
ルＡ，Ｂ，Ｃ及びＤがあるものとし、これらは第
３図に示したように、１つのNPEによつてサー
ビスを受ける４つの端局からのサンプルであるも
のと仮定する。いうまでもなく、サンプルはシス
テム内の任意の端局から発生するもので、特定の
NPEに付随した端局からのものには限られない。
主システムプロセツサは、第１１図に示した順序
を決定しており、タイムスロツトアドレス２は端
局Ａからのサンプルを持ち、タイムスロツトアド
レス５は端局Ｂからのサンプルを持ち、以下同様
である。こゝで、端局Ａ，Ｂ，Ｃ及びＤの間で４
端末の会議接続を行うものと仮定する。出力バス
については、端局Ａ及びＤのもののみについて考
えるが、図示していない端局Ｂ及びＣについても
同様のサンプルが送出されることはいうまでもな
い。前述のように、出力バス上の32ケのサンプル
は、８から成る４グループで会議を行い、第１の
グループが端局Ａに与えられ、以下同様である。
すなわち、サンプルＤ，Ｂ及びＣが端局Ａに行
き、サンプルＣ，Ａ及びＢが端局Ｄに行く。各グ
ループ内のサンプルは加算されて第３図の同期器
３０１−２乃至３０４−２を介して対応する端局
に送られる。

入力バスと出力バスとの間での入れ替えは
CAM６００で行われる。CAM６００には前述の
ようにシステム制御器からの書込みが前もつて行
われ、位置０には254が、位置１には５が、位置
２には７が、位置２９には７が、位置３０には２
が、さらに位置３１には５が書込まれている。こ
の呼がある間これらの数値は変化しない。よつ
て、新しい端局が会議に加わつたり、会議から離
れたりすることが無い限り、中央処理装置は１つ
の呼に対して１回NPEと通信すれば良い。

次の動作は、入力タイムスロツト２５４（サン
プルＤ）からのサンプルを取り出して、これを出
力タイムスロツト０に印加することである。これ
は、より詳細に後述するように、CAM６００が
各タイムスロツト識別信号を蓄えられている数値
と比較して、一致した時に出力信号を出すことに
よつて行われる。すなわちTSCが254になると、
CAM６００の位置０からSB８００の位置０に信
号が送られる。この信号により、現在入力バスに
ある信号がSB８００の位置０に蓄えられる。第
２の位置、すなわちCAM６００の位置１は、５
を蓄えており、SB８００の位置１に書込まれる
べきサンプルはタイムスロツト５から来ることを
示している。この第１及び第２のSB位置は、出
力バスの第１及び第２のタイムスロツトを構成す
る。同様に、CAM位置２，２９，３０、及び３
１は入力バスのタイムスロツトアドレスが書込ま
れており、またCAMの物理的な位置は出力バス
上にサンプルが出て行くべきタイムスロツトを決
定する。タイムスロツトカウンタ３１０が０乃至
255の間で変化する間に、その出力はバス６０６
からCAM６００に印加される。このタイムスロ
ツト計数値とCAMに蓄えられた数値とが一致す
る度に、一致したCAM内の位置が書込みパルス
を発生し、SB８００の同じ物理的位置へ印加す
る。これにより、このタイムスロツトに対応する
入力バスからのサンプルが、SBのその位置へ書
込まれる。

上記のように、タイムスロツトアドレス２がバ
ス６０６上に現れると、CAM６００のメモリ位
置３０は書込みパルスをSB８００のメモリ位置
３０に印加し、タイムスロツトアドレス２に付随
したサンプル（サンプルＡ）をサンプルバツフア
８００の位置３０に書込む。タイムスロツトアド
レスが５になると、CAM６００の位置１及び３
１が、SB８００の位置１及び３１に対して書込
みパルスを印加し、サンプルＢがこれら２つの位
置に同時ほ書込まれる。フレームの終了時には、
SBへの書込みが終了し、次いでその内容は正し
い順に、正しいタイムスロツトにおいて出力バス
に読み出される。この方法により32タイムスロツ
トのバス８１１が作られて、サンプルが会議回路
に印加される。

第３図に戻ると、タイムスロツト入替えは
CAM６００及びSB８００によつて制御される。
入替えられた出力サンプルは伸張器３０９に印加
される。さらに、利得値バツフア（GVB）７０
０は、バツフアされたサンプルの各々に対する利
得値を与える。走査アドレス語選択器７０１は
SB及びGVBの両方を制御し、これらのバツフア
の各々の位置が相互に対応するようになつてい
る。よつて、SBからバス８１１に読み出される
32ケのサンプルの各々は、予め蓄えられバス７０
７に読み出される利得サンプルに対応する。この
利得サンプルは次に会議回路３３１（第３図）の
乗算器３０８に印加される。バス８１１上の各サ
ンプルは伸張器３０９を通過した後、バス７０７
上の対応する利得サンプルと乗算される。これに
より、各サンプルに対して個個に利得係数が達成
される。この方法により、各端局に対する各サン
プルの利得はその端局に応じて調整され、さらに
そのサンプルの発信端局に応じても調整すること
ができる。

８のグループ内で、これらのサンプルは累算器
３０７で累積された和が圧縮器３０５で圧縮され
た後、出力同期器（３０２−２乃至３０４−２）
の１、を介して正しい出力端局へ送られる。

連想会議バツフアメモリの構成 連想会議バツフア４００には４つの基本的メモ
リシステム、すなわちバス選択レジスタ（BSR）
５００、内容によりアドレス可能なメモリ
（CAM）６００、利得値バソフア（GVB）７０
０、及びサンプルバツフア（SB）８００が含ま
れている。第５，６，７及び８図はこれらのメモ
リシステムの各々の動作の詳細を示す。第５図に
拡張して示したBSR５００は直接読出し及び書
込みの可能なデータフリツプフロツプを含んでい
る。デコーダ５０１は書込むべき８ビツトグルー
プの４グループの１つを、データバス４０１から
一度に８ビツトずつ選択する。これら４つの８ビ
ツトレジスタの出力はSB８００に書込まれるサ
ンプルのためのバス選択を決定するのに用いられ
る。BSRは、SBに書込むべきサンプルを、バス
８０９又は８１０のいずれが供給するかを決定す
る、これは、SBの位置の各々について個々に行
われる。２重バス構成を取らない時には、BSR
は不要である。

CAM６００は第６図に示され、メモリ配列内
のビツトセル（例えば６０４）の各々の構成と、
このメモリ配列に対するアドレスデコーダの接続
方法とが示されている。CAMは他の任意の標準
的メモリと同様にＩ／Ｏレジスタ６０３を介して
読出し・書込みが行われる。アドレスはアドレス
デコーダ６０２によつてデコードされ、32ケ（０
−31）の８ビツト位置の１つを選択する。これら
の位置の１つが選択されると、書込むべきデータ
はＩ／Ｏレジスタから取り出され、データ線（
０−７、及びＤ０−Ｄ７）を介して、ビツトセ
ル０−０乃至０−７のような選択されたメモリビ
ツトセルに送られる。各ビツトセル６０４は静的
メモリセルであり、抵抗６Ｒ１，６Ｒ２及びトラ
ンジスタ６０４２及び６０４５がセルのラツチ部
を構成している。セルは、伝送ゲート６０４１及
び６０４８を介して、読出し又は書込みのいずれ
かとしてアクセスされる。この伝送ゲートはアド
レスデコーダ６０２から来るアドレス選択線によ
つてオン・オフされる。セル０−０に書込むべき
データに対し、Ｉ／Ｏレジスタが線Ｄ０及び０
にデータを出し、次いでアドレスデコーダ線０が
伝送ゲート６０４１及び６０４８をオンにし、こ
れによつて線Ｄ０及び０上のデータがメモリセ
ル０−０をセツト又はリセツトする。読出し動作
も同様の方法で行われる。アドレスデコーダの線
０が伝送ゲート６０４１及び６０４８をオンにす
ると、ビツトセル０−０に蓄えられていたデータ
はデータ線Ｄ０及び０からＩ／Ｏレジスタ６０
３の出力レジスタ部に伝搬する。

上記のような標準的なメモリ動作の他に、各ビ
ツトセルには連想認識回路がある。ビツトセル０
−０はトランジスタ６０４３，６０４４，６０４
６及び６０４７を含み、これらはセル０−０に蓄
えられているデータビツトと、線０及び
TSA０から印加されるデータビツトとの間で排
他的論理和をとる操作を行う。この排他的論理和
は、ビツト０−１乃至０−７内の排他的論理和と
ともに、タイムスロツトカウンタからのデータ
（TSA０乃至TSA７）と、CAM位置０に蓄えら
れているデータとを比較し、一致すると、線６２
０が高レベルになる。線６２０（ビツト線０）
は、CAM位置０の各ビツトがTSA０乃至TSA
７の各ビツトと等しくなつた時にのみ高レベルに
なる。この８ビツトはグループとして、予め蓄え
られたタイムスロツトアドレスを表わしており、
そのすべてが到来するタイムスロツトアドレスと
同時に比較される。蓄えられた８ビツトのすべて
が線６０６のすべてのビツトと一致すると、線６
２０が付勢されてこの一致を示す。このようにし
て、一致信号が線６０５のリード０から取り出さ
れる。CAM内の32ケの８ビツト位置の各各が同
一の比較回路を持ち、そこに蓄えられたデータと
線６０６上のデータとの比較を独立して行う。

再び第１１図において、前述のように位置０は
値２５４を８ビツト２進数として蓄えることがで
きる。32ケの独立した一致線があり、その各々に
CAMに対応する位置に蓄えられたデータが線６
０６上のデータと一致したことを示す働きをす
る。

２重アクセスメモリ構成 利得値バツフアが第７図に示され、従来技術の
ものに対し、２重アクセス機能を与えるよう修正
したNMOSメモリ配列が示されている。メモリ
７００はレジスタ７０３又はレジスタ７０４のい
ずれを介してでもアクセスでき、これは２つの独
立したアドレスと、２つの独立したデータバスに
よつて動作することが可能である。

バス４０１は、アドレスデコーダ７０５で選ば
れる32ケの位置のうちの任意の位置を、読出し又
は書込みのためにアクセスできる。同時に、バス
７０７は走査アドレス語選択器７０１によつて選
択される32ケの位置のうちの任意の位置を独立し
て読出すことができる。両方のバスともビツト線
対としてすべてのメモリ位置に伸びており、どち
らかのバスによるアクセスによつて他のバスのア
クセスが制限されることはない。ビツト線対は、
書込み動作に対してはセツトリセツト線として用
いられ、読出し動作に対しては差動出力線として
用いられる。レジスタ７０４のビツト線対０及び
０は最上行（０−０乃至３１−０）のビツトセル
に対して伸び、レジスタ７０３のビツト線対０及
び０も同じセルに対して伸びている。バス４０１
からのアクセスはマイクロプロセツサによつて制
御される。このマイクロプロセツサは、SB−
CAMメモリ構成によつて処理されるべき対応す
るサンプルが使用できる位置に利得値を書込む。

従来技術のNMOSメモリ配列では、１組のビ
ツト線対と、１つのアドレスデコーダに付随した
１つのＩ／Ｏレジスタがメモリ配列に接続され
る。以下の説明では、これに相当するものが選択
器７０１及びレジスタ７０３であるものと仮定す
る。読出し及び書込み動作は２ステツプで処理さ
れる。第１のステツプはすべてのビツト線対を予
備充電することである。これにより、線０乃至５
及び０乃至５がレジスタ７０３内の回路によつて
高レベルに駆動される。この結果、次のステツプ
で線がビツトセル内のデータを充電してしまうこ
とが防止される。読出し動作における次のステツ
プは、予備充電をオフにし、かつデコーダ７０１
から語選択線の１つをオンにすることである。予
備充電をオフにすることにより、ビツト線は容量
的に高レベルに充電されたまゝであり、一方で語
選択線が対応する伝送ゲート７０２１及び７０２
５をオンにする。この伝送ゲートのために、ビツ
トセルは一方のビツト線（蓄えられていたデータ
に応じて０又は０）を低レベルに引き下げる。こ
のようにしてビツト線対は選択されたビツトセル
内に蓄えられていたデータを取り込み、次いでレ
ジスタがこのデータを取り込んで出力に出す。ビ
ツトセル抵抗７Ｒ１及び７Ｒ２は、メモリの電力
消費を最少にするように大きな値を持ち、またト
ランジスタ７０２３及び７０２４はビツト線を低
レベルに引き下げられるよう電力の大きいものを
使う。予備充電は、抵抗がビツト線を高レベルに
引き上げることができないために必要なものであ
る。

書込み動作において、第２のステツプは、予備
充電駆動を入力データの駆動とかえることと、選
択線の１つをオンにすることである。入力データ
は予備充電と重畳され、入力データに応じてセル
データがセツト又はリセツトされる。このように
して選択されたセルへの書込みが行われる。２重
バス構成により、２相動作メモリシステムが可能
となり、独立した２組のＩ／Ｏレジスタ及び語選
択器がクロツクの相反する相において同一のメモ
リセルにアクセスすることができる。よつて、第
１２図に示されているように、一方のレジスタ、
たとえば出力レジスタ７０３が予備充電モードに
ある時に、すべてのメモリセルの実際のフリツプ
フロツプはこのレジスタのビツト線とは分離され
ており、この間に他のレジスタ、たとえば入出力
レジスタ７０４が流出し／書込み位相となつて任
意のセルをアクセスすることができる。この交互
動作は第１２図に示した相互位相のクロツクパル
スによつて制御される。これにより、両方のビツ
ト線が同じビツトセルに対して同時に選択される
という致命的状態が防止される。GVBでは、バ
ス７０７は読出し動作のみに用いられる。

２重ビツト線・２重位相動作により、利得値バ
ツフアの速度が効率的に２倍になり、同じタイム
スロツトにおいて独立したポートから２倍のアク
セスが可能となる。

以上と同じ２重位相構成がSB８００でも用い
られており、第８図及び第９図に示されている。
サンプルバツフアはさらに拡張されて、３つのビ
ツト線対と３つのアクセスポートを持ち、さらに
３つのアクセスポートの２つについてバス選択論
理を持つ。出力ポート（バス８０１）に対するア
ドレス選択論理はGVBと共用される。他の２つ
のポート（Ａ及びＢ）は、入力レジスタ８０７及
び８０８を介してバス８１０及び８０９に接続さ
れている。Ａ及びＢに対するアドレス及びポート
選択はCAM及びバス選択論理８０１で行われる。
サンプルは入力レジスタＡ及びＢからのバスＡ及
びＢに同時に現れる。SBの各位置のバス選択器
はどのバスからのデータをそのSB位置へ書込む
かを制御する。この構成により融通性のある３ポ
ートメモリシステムが実現でき、そのうちの２ポ
ートが入力であつて、２つのバスのいずれかから
１つ以上のメモリ位置への書込みを同時に行い、
また第３のポートが出力で、第３のバスから同時
に読み出して会議回路への出力を行うことができ
る。２つのバスＡ及びＢは同じ位相で動作するた
めに、任意の位置へは一方のバスのみがデータを
書込むよう、バス選択論理によつて制御しないと
競合が生じる。第３のバス、すなわちバス８１１
は相反する位相で動作しており、バスＡ又はＢと
競合することはない。

バス選択器はCAM６００及びBSR５００の両
方から信号を受ける。CAMは、バスＡ又はＢ上
のサンプルに対応するSB位置に書込むべき時刻
を決定する。その書込みパルスは、対応する
BSRビツトに応じてバスＡ又はＢのいずれかか
らのサンプルを書込むように指令する。位置０−
０のビツトセル８０５に示したように、伝送ゲー
ト８０５３及び８０５８により、バスＢからのデ
ータがこのビツトセルに書込まれ、伝送ゲート８
０５２及び８０５７によりバスＡからのデータが
このビツトセルに書込まれる。これら２つの伝送
ゲートの一方のみが、対応するバス選択器によつ
て付勢される。

結論 本発明について、タイムスロツト入替え会議シ
ステムに関連して説明したが、このような応用は
一実施例にすぎず、当業者には公知のように、本
発明を用いてデータサンプルを１つの入力から他
の入力に移動させることができ、この場合、これ
らの入力は端局、回線、トランク、又は補助回路
に付随することもしないこともあり、また伝送回
線からメモリへ移動して後で用いるような使用も
可能である。メモリ配列としては、多数の蓄積レ
ベルを設け、各レベルを入力信号の１サイクルに
対応させることもできる。この場合、入力信号を
数フレームにわたつて蓄え、後で送信することが
できる。このような構成はバツフア化を必要とす
るパケツト交換システムで有用である。

いくつかのメモリーを単一のメモリに統合し、
さらに入力及び出力バツフア及びバスも含ませる
ことも可能である。クロツク信号を内部的に発生
し、ゲート制御のために別のクロツク信号を用い
ることも可能である。

【図面の簡単な説明】

第１図は、システムの網処理素子（NPE）内
に示された本発明によるタイムスロツト入替えア
ルゴリズムを持つた分散形通使システムを示すブ
ロツク図であり、第２図はシステムポートの構成
を示すブロツク図であり、第３図は各システムポ
ート内の網処理素子のブロツク図であり、第４図
は連想会議バツフアの回路図であり、第５図はバ
ス選択レジスタの回路図であり、第６図乃至第９
図は、内容によつてアドレス可能なメモリ、利得
値バツフア及びサンプルバツフアを詳細に示す回
路図であり、第１０図は第８図と第９図の配列法
を示す図であり、第１１図は入力バスと出力バス
との間のタイムスロツト入替え機能の動作を示す
図であり、そして第１２図は２重アクセスメモリ
を制御するためのタイミング表を示す図である。 〔図面の主要部分の符号の説明〕、第１のメモ
リ…第１図の６００、制御回路…第１図の１００
及び第２図の２０２、回路網…第４図の６０５，
８００，８０９及び８１０、第２のメモリ…第１
図の８００、該第２のメモリに蓄えるための手段
…第４図の８０９，８１０、出力へ読出すための
手段…第４図の８１１。

Claims (1)

1. 【特許請求の範囲】 １ １フレームにｍ個のタイムスロツトの入力時
   分割多重信号を１フレームにｎ個のタイムスロツ
   トの出力時分割多重信号（ｍとｎは整数であり、
   ｍ＞ｎ）にタイムスロツト入替を行う装置におい
   て、 ｎ個の出力タイムスロツトの特定のものにそれ
   ぞれ対応するｎ個の第１の物理メモリアドレス位
   置を備えた第１の手段（例えば６００）であつ
   て、入替されるべき入力タイムスロツトの識別番
   号の各々がその入力タイムスロツトを入替るべき
   出力タイムスロツトに対応している該第１の物理
   メモリアドレス位置の各々に蓄積されており、該
   第１の手段は該入力時分割多重信号と同期し且つ
   ｍ個のタイムスロツトのタイムスロツト識別番号
   を表わすタイムスロツト識別番号系列信号（例え
   ば６０６）を受信しそして該系列信号におけるタ
   イムスロツト識別番号の各到来に応答して該系列
   信号と蓄積されているタイムスロツト識別番号と
   の間の一致を見出すことで到来したタイムスロツ
   ト識別番号の蓄積されている該第１の物理メモリ
   アドレス位置を同定している第１の手段、及び 該同定された第１の物理メモリアドレス位置に
   応答して該一致したタイムスロツト識別番号に対
   応した入力タイムスロツトからの信号サンプルを
   該同定した第１の物理メモリアドレス位置に対応
   する出力タイムスロツトに転送している第２の手
   段（例えば８００）からなり、 前記第２の手段は該第１の手段における第１の
   物理メモリアドレス位置にそれぞれが関連したｎ
   個の第２の物理メモリアドレス位置を備えてお
   り、該同定された第１の物理メモリアドレス位置
   に応答して該同定された第１の物理メモリアドレ
   ス位置に関連した該第２の物理メモリアドレス位
   置に該入力時分割多重信号の信号サンプルを蓄積
   しており、そして 該第２の物理メモリアドレス位置に蓄積された
   信号サンプルを取出して出力時分割多重信号を形
   成しているタイムスロツト入替装置。 ２ 特許請求の範囲第１項に記載のタイムスロツ
   ト入替装置において、入力における各フレームの
   タイムスロツト数が出力における各フレームのタ
   イムスロツト数と異なつているタイムスロツト入
   替装置。 ３ 特許請求の範囲第１項に記載のタイムスロツ
   ト入替装置において、前記第２の手段は、同一の
   入力タイムスロツト識別番号が複数の第１の物理
   メモリアドレス位置に蓄積されているとき、該同
   一の入力タイムスロツト識別番号の一致を該複数
   の第１の物理メモリアドレス位置で見出しそして
   該同一の入力タイムスロツトからの信号サンプル
   を該一致した複数の第１の物理メモリアドレス位
   置に関連した複数の出力タイムスロツトへと転送
   しているタイムスロツト入替装置。 ４ 特許請求の範囲第１項に記載のタイムスロツ
   ト入替装置において、前記第２の手段は、該第２
   の物理メモリアドレスに蓄積されている信号サン
   プルを順次取出して該出力時分割信号を形成して
   いるタイムスロツト入替装置。