JPH0537363A - パルス送信回路 - Google Patents

Abstract

(57)【要約】 【目的】線路にパルスを送出するための送信回路に関
し、クロックにジッタを生じても送信パルス波形が歪ま
ないパルス送信回路を提供することを目的とする。 【構成】パルス発生手段１を備えて、送信パルスの１周
期を任意数の区間に分割した位相アドレスごとに振幅デ
ータを発生し、演算手段２を備えて、送信シンボルと位
相アドレスに対応する振幅データとの乗算を行ってディ
ジタルデータを発生するとともに、クロックの位相制御
を行なう場合には、その位相制御情報によって位相をず
らせて送信シンボルと振幅データとのたたみ込みを行な
ってディジタルデータを発生し、ディジタルアナログ変
換手段３を備えて、これらのディジタルデータをアナロ
グ信号に変換して送信パルスを発生することによって構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、線路にパルスを送出す
るための送信回路に関し、特に送信クロックにジッタを
生じた場合にも、送信パルス波形に歪みを生じないパル
ス送信回路に関するものである。

【０００２】パルス送信回路は、ディジタル加入者線伝
送装置や中継器等において、線路にパルスを送出するた
めに用いられるものである。

【０００３】このようなパルス送信回路は、パルス発生
のタイミングを定める送信クロックにジッタが生じた場
合でも、送信波形に歪みを生じないものであることが要
望される。

【０００４】

【従来の技術】図７は、従来のパルス送信回路の構成を
示したものであって、ディジタル加入者線伝送装置の加
入者側において、線路にパルスを送出するためのパルス
送信回路を示したものである。１１はパルスマスク発生
部、１２はディジタルアナログ（Ｄ／Ａ）変換器であ
る。１３はフィルタであって、例えば低域通過（ローパ
ス）フィルタからなっている。１４はラインドライバ、
１５はトランスである。

【０００５】図７において、パルスマスク発生部１１
は、送信パルスの１周期を任意の区間に分割した位相ア
ドレスごとに、送信パルスの振幅を示す振幅データ（タ
ップ係数）を、送信シンボルに対応して発生する。Ｄ／
Ａ変換器１２は、パルスマスク発生部１１のディジタル
出力をアナログ信号に変換して出力する。フィルタ１３
は、Ｄ／Ａ変換器１２の出力から高周波成分を除去して
波形を滑らかにする。ラインドライバ１４はフィルタ１
３の出力を増幅し、増幅された信号はトランス１５を経
て線路へ送られる。

【０００６】

【発明が解決しようとする課題】パルス送信回路から線
路に送出されるパルスの波形に対しては、パルスマスク
の規定が設けられている。図８は、パルスマスクと送信
パルスとを示したものであって、点線で示すＡは規定さ
れたパルスマスクを示し、太実線で示すＢは送信波形、
細実線で示すＣはＤ／Ａ変換器出力である。図７に示さ
れたパルス送信回路において、Ｄ／Ａ変換器１２はＣに
示すような階段波からなるアナログ信号を発生する。こ
の信号は、フィルタ１３を通過することによって高周波
成分を除去されて、これによってトランス１５の出力と
して、Ｂに示すような送信パルスを発生するが、この送
信パルスの波形Ｂは、図８に示すように規定されたパル
スマスクＡに適合することが要求される。

【０００７】このように、パルス送信回路においては、
フィルタを経てトランスから線路に送出される送信パル
スの波形が、規定のパルスマスクに適合するように、パ
ルスマスク発生部１１からディジタルデータを発生す
る。

【０００８】ところが、ディジタル加入者線伝送装置
や、中継器等、受信信号から再生したタイミングに同期
してパルスを送信するシステムにおいて、この場合に必
要なクロック再生をディジタル方式の位相同期回路（Ｄ
ＰＬＬ）によって行う場合には、受信信号にジッタが生
じた場合、受信クロックに位相ジャンプが生じるため、
送信クロックにも位相ジャンプが発生して送信クロック
幅が変化し、これによって送信パルス波形に歪みが発生
する。

【０００９】図９は、ジッタ発生時のＤ／Ａ変換器出力
を示したものであって、マスタクロックの周波数が９．
６ＭHzの場合に、その１周期幅１／９．６ＭHzで位相制
御を行うＤＰＬＬを使用したときのＤ／Ａ変換器出力波
形を示している。送信クロックにジッタが生じた場合、
図示のようにＤ／Ａ変換器出力波形に±Δ（＝１／９．
６ＭHz）の歪みが生じ、これによって送信波形にも歪み
が生じる。

【００１０】本発明はこのような従来技術の課題を解決
しようとするものであって、送信クロックにジッタが生
じた場合でも、送信波形に歪みを生じない、パルス送信
回路を提供することを目的としている。

【００１１】

【課題を解決するための手段】本発明は、最初のクロッ
ク周期の先頭で立ち上がる送信パルスの１周期を任意数
の区間に分割した位相アドレスごとに送信パルスの振幅
を示す振幅データを発生するパルス発生手段１と、各位
相アドレスごとに送信シンボルと位相アドレスに対応す
る振幅データとの乗算を行うとともに、クロックの位相
制御を行わないときは、次のクロック周期の先頭位相ア
ドレスにおいて前のクロック周期の送信シンボルと１ク
ロック周期の最終位相アドレスに追加される余剰位相ア
ドレスに対応する振幅データとの乗算値と次のクロック
周期の先頭の乗算値とのたたみ込みを行い、クロックの
位相を進める制御を行なうときは、前のクロック周期の
最終位相アドレスでの演算を行わず、次のクロック周期
の先頭アドレスにおいて前のクロック周期の送信シンボ
ルと１クロック周期の最終位相アドレスに対応する振幅
データとの乗算値と次のクロック周期の先頭の乗算値と
のたたみ込みを行い、送信パルスの位相を遅らせる制御
を行なうときは、余剰位相アドレスにおいて前のクロッ
ク周期の送信シンボルと余剰位相アドレスに対応する振
幅データとの乗算を行うことによって、送信パルスを表
す各位相アドレスごとのディジタルデータを発生する演
算手段２と、演算手段２の出力データをアナログ信号に
変換するディジタルアナログ変換手段３とを備えたこと
を特徴とするものである。

【００１２】また本発明は、上述の発明において、パル
ス発生手段１の振幅データに応じて演算手段２が発生す
るディジタルデータを記憶して、送信シンボルと位相ア
ドレスと位相制御情報とに応じて読み出すメモリ４と、
このメモリ４の出力データをアナログ信号に変換するデ
ィジタルアナログ変換手段３とを備えたことを特徴とす
るものである。

【００１３】

【作用】図１は、本発明の原理的構成を示したものであ
る。本発明のパルス送信回路においては、最初のクロッ
ク周期の先頭で立ち上がる送信パルスの１周期を任意数
の区間に分割した位相アドレスごとに送信パルスの振幅
を示す振幅データを発生する。そして、各位相アドレス
ごとに送信シンボルと該位相アドレスに対応する振幅デ
ータとの乗算を行うとともに、クロックの位相制御を行
わないときは、次のクロック周期の先頭位相アドレスに
おいて前のクロック周期の送信シンボルと１クロック周
期の最終位相アドレスに追加される余剰位相アドレスに
対応する振幅データとの乗算値と次のクロック周期の先
頭の乗算値とのたたみ込みを行い、クロックの位相を進
める制御を行なうときは、前のクロック周期の最終位相
アドレスでの演算を行わずに、次のクロック周期の先頭
アドレスにおいて前のクロック周期の送信シンボルと１
クロック周期の最終位相アドレスに対応する振幅データ
との乗算値と次のクロック周期の先頭の乗算値とのたた
み込みを行い、送信パルスの位相を遅らせる制御を行な
うときは、余剰位相アドレスにおいて前のクロック周期
の送信シンボルと余剰位相アドレスに対応する振幅デー
タとの乗算を行うことによって、送信パルスを表す各位
相アドレスごとのディジタルデータを発生する。そして
このディジタルデータをアナログ信号に変換することに
よって、送信パルスを発生する。

【００１４】この場合、振幅データに応じて発生するデ
ィジタルデータを予め記憶しておき、送信シンボルと位
相アドレスと位相制御情報とに応じて読み出して、アナ
ログ信号に変換して送信パルスを発生するようにしても
よい。

【００１５】このように、本発明においては、送信パル
スの１周期を任意数の区間に分割した位相アドレスごと
に振幅データを発生して、送信シンボルと位相アドレス
に対応する振幅データとの乗算を行ってディジタルデー
タを発生するとともに、クロックの位相制御を行なう場
合には、その位相制御情報によって位相をずらせて送信
シンボルと振幅データとのたたみ込みを行なってディジ
タルデータを発生し、これらのディジタルデータをアナ
ログ信号に変換して送信パルスを発生するようにしたの
で、クロックにジッタがある場合でも、送信パルスにお
ける歪みの発生を防止することができる。

【００１６】

【実施例】図２は、本発明の一実施例の構成を示したも
のであって、送信パルスの（時間）幅が２００ｋHzのク
ロックの幅に等しい場合を示している。図７におけると
同じものを同じ番号で示し、１６はパルス発生部、１７
は送信シンボルとタップ係数とのたたみ込み演算を行う
たたみ込み演算部である。

【００１７】パルス発生部１６では、送信パルスの１周
期を任意数の区間に分割した位相アドレスごとに、パル
スマスク規定を満足する孤立波形のタップ係数を発生す
る。たたみ込み演算部１７では、各位相アドレスごとに
送信シンボルとパルス発生部１６で発生したこの位相ア
ドレスに対応するタップ係数とのたたみ込み演算を行う
とともに、位相制御情報が進み制御または遅れ制御を表
すとき、その制御する位相分ずらせて、送信シンボルと
タップ係数とのたたみ込み演算を行う。以後の処理は図
６に示された従来の回路と同様であって、Ｄ／Ａ変換器
１２は、たたみ込み演算部１７のディジタル出力をアナ
ログ信号に変換して出力し、フィルタ１３は、Ｄ／Ａ変
換器１２の出力から高周波成分を除去し、ラインドライ
バ１４は、フィルタ１３の出力を増幅して出力し、この
出力はトランス１５を経て線路へ送られる。

【００１８】たたみ込み演算部１７は、クロックを再生
するＤＰＬＬからの位相制御情報が進み制御または遅れ
制御を示すときは、その制御位相分だけ位相をずらせて
たたみ込み演算を行う。送信パルスの位相を進める制御
が行われたときは、最後の位相アドレスでの演算を行わ
ずに、次のクロック周期の先頭の位相アドレスにおい
て、前のクロック周期の最後の位相アドレスに対する乗
算値と、次のクロック周期の先頭の位相アドレスに対す
る乗算値とのたたみ込みを行い、送信パルスの位相を遅
らせるときは、前のクロック周期の最後に追加される余
剰位相アドレスにおいて、前のクロック周期の送信シン
ボルとこの余剰位相アドレスに対応するタップ係数との
乗算を行うことによって、送信パルスを表す、各位相ア
ドレスごとのディジタルデータを発生する。

【００１９】図３は、孤立パルスの位相アドレスと振幅
データとを示したものであって、ＤＰＬＬの９．６ＭHz
のマスタクロックに対応する位相アドレス０〜４７によ
って、マスタクロックを４８分周した２００ｋHzのクロ
ックで孤立パルスを発生する場合の、各位相アドレス０
〜４７と、繰り返し周期の最後に追加される余剰位相ア
ドレス４８とに対応する、それぞれのパルス振幅を示す
タップ係数Ｃ（０）〜Ｃ（４８）を例示している。位相
制御情報が進み制御のときは、位相アドレスは０〜４６
となり、一方、位相制御情報が遅れ制御のときは、位相
アドレスは０〜４８となるとする。位相アドレス４８は
この場合の余剰位相アドレスであり、タップ係数Ｃ（４
８）はこの場合に対応するものであって、その値は０で
ある。

【００２０】図４は、本発明におけるＤ／Ａ変換器の入
力データを示したものであって、図２の実施例の場合に
おける、時刻ｋ−１から始まるクロック周期（以下これ
を時刻ｋ−１で表す）から、時刻ｋから始まるクロック
周期（以下これを時刻ｋで表す）に移り変わるときの位
相制御方向−１，０，＋１に対応する、それぞれの位相
アドレスに対するたたみ込み演算部１７の演算内容を示
している。

【００２１】位相制御情報が０、すなわちＤＰＬＬにお
いて送信パルスに対する位相制御が行われないときは、
時刻ｋ−１の位相アドレス４７において、送信シンボル
ａ_{k- 1} とタップ係数Ｃ（４７）との乗算を行い、位相ア
ドレス４８に対する演算は行わずに、次の時刻ｋの位相
アドレス０において前の時刻ｋ−１の送信シンボルａ
_k-1 と余剰アドレスのタップ係数Ｃ（４８）との乗算結
果と、次の時刻ｋの送信シンボルａ_k とタップ係数Ｃ
（０）との乗算結果とのたたみ込みを行い、位相アドレ
ス１〜４６においては、次の時刻ｋの送信シンボルａ_k
とそれぞれのタップ係数Ｃ（ｎ）との乗算を行う。

【００２２】位相制御が−１、すなわち送信パルスの位
相を進める進み制御が行われたときは、時刻ｋ−１の位
相アドレス４７および４８に対する演算は行わずに、次
の時刻ｋの位相アドレス０において、前の時刻ｋ−１の
送信シンボルａ_k-1 とタップ係数Ｃ（４７）との乗算結
果と、次の時刻ｋの送信シンボルａ_k とタップ係数Ｃ
（０）との乗算結果とのたたみ込みを行い、位相アドレ
ス１〜４６においては、次の時刻ｋの送信シンボルａ_k
とそれぞれのタップ係数Ｃ（ｎ）との乗算を行う。

【００２３】位相制御が＋１、すなわち送信パルスの位
相を遅らせる遅れ制御が行われたときは、時刻ｋ−１の
位相アドレス４７において送信シンボルａ_k-1 とタップ
係数Ｃ（４７）との乗算を行い、位相アドレス４８にお
いて送信シンボルａ_k-1 と余剰アドレスのタップ係数Ｃ
（４８）との乗算を行い、次の時刻ｋの位相アドレス０
において次の時刻ｋの送信シンボルａ_k とタップ係数Ｃ
（０）との乗算を行い、位相アドレス１〜４６において
は、次の時刻ｋの送信シンボルａ_k とそれぞれのタップ
係数Ｃ（ｎ）との乗算を行う。

【００２４】図５は、本発明の他の実施例を示したもの
であって、図２に示された実施例を２００ｋHzのクロッ
クの幅以外のときにも適用できるように拡張した場合
の、孤立パルスの位相アドレスと振幅データとを示して
いる。

【００２５】図５に示すように、いま、１パルスが位相
０からｍ（０≦ｍ≦９４）で構成されるものとする。す
なわち、タップ係数Ｃ（Ｉ）は、次の値を有している。 Ｃ（Ｉ）＝０ （Ｉ＜０，ｍ＜Ｉのとき） Ｃ（Ｉ）≠０ （０≦Ｉ≦ｍのとき）

【００２６】この場合に、時刻ｋ−１からｋに変化する
とき、ジッタＪ（Ｊ＝０，±１）が発生したとすると、
時刻ｋ，位相ｔにおけるＤ／Ａ変換器の出力データＤ
（ｋ，ｔ）は、次のようになる。 Ｄ（ｋ，ｔ）＝ａ_K-1 ＊Ｃ（Ｉ＋４８＋Ｊ）＋ａ_k-1 ＊Ｃ（Ｉ） （ただし０≦Ｉ≦４７）

【００２７】位相制御情報が遅れ制御のとき、すなわ
ち、Ｊ＝＋１の場合には、時刻ｋ−１において位相Ｉ＝
４８が出現し、そのときのＤ／Ａ変換器の出力データＤ
（ｋ，ｔ）は、次の値をとる。 Ｄ（ｋ−１，４８）＝ａ_k-1 ＊Ｃ（４８）

【００２８】また、位相制御情報が進み制御のとき、す
なわち、Ｊ＝−１の場合には、時刻ｋ−１において位相
Ｉ＝４７が現れない。

【００２９】図６は、本発明のさらに他の実施例の構成
を示したものであって、図２におけると同じものを同じ
番号で示し、１８はＤ／Ａ変換器の入力ディジタルデー
タを格納するメモリである。

【００３０】メモリ１８は、送信シンボル，位相アドレ
スおよび位相制御情報をアドレスとして、図４に示され
たような位相制御を考慮したたたみ込み演算結果をデー
タとして格納したリードオンリーメモリ（ＲＯＭ）等か
らなっている。すなわち、図２の実施例においてパルス
発生部１６およびたたみ込み演算部１７によって求めら
れる演算結果を予め記憶しておき、送信シンボル，位相
アドレスおよび位相制御情報をアドレスとして読み出
し、これに対してＤ／Ａ変換器１２以下の処理を行うこ
とによって、図２に示された実施例と同様な動作を行う
ことができる。

【００３１】

【発明の効果】以上説明したように本発明によれば、送
信パルスの１周期を任意数の区間に分割した位相アドレ
スごとに送信パルスの振幅を示すディジタルデータを発
生し、このデータをアナログ信号に変換することによっ
て送信パルスを発生するパルス送信回路において、送信
パルスにジッタがある場合でも、送信パルスにおける歪
みの発生を防止することができる。

【図面の簡単な説明】

【図１】本発明の原理的構成を示す図である。

【図２】本発明の一実施例の構成を示す図である。

【図３】孤立パルスの位相アドレスと振幅データとを示
す図である。

【図４】本発明におけるＤ／Ａ変換器の入力データを示
す図である。

【図５】本発明の他の実施例の構成を示す図である。

【図６】本発明のさらに他の実施例を示す図である。

【図７】従来のパルス送信回路の構成を示す図である。

【図８】パルスマスクと送信パルスとを示す図である。

【図９】ジッタ発生時のＤ／Ａ変換器出力を示す図であ
る。

【符号の説明】

１ パルス発生手段 ２ 演算手段 ３ ディジタルアナログ変換手段 ４ メモリ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 最初のクロック周期の先頭で立ち上がる
   送信パルスの１周期を任意数の区間に分割した位相アド
   レスごとに送信パルスの振幅を示す振幅データを発生す
   るパルス発生手段（１）と、各位相アドレスごとに送信
   シンボルと該位相アドレスに対応する振幅データとの乗
   算を行うとともに、クロックの位相制御を行わないとき
   は、次のクロック周期の先頭位相アドレスにおいて前の
   クロック周期の送信シンボルと１クロック周期の最終位
   相アドレスに追加される余剰位相アドレスに対応する振
   幅データとの乗算値と次のクロック周期の先頭の乗算値
   とのたたみ込みを行い、クロックの位相を進める制御を
   行なうときは、前のクロック周期の最終位相アドレスで
   の演算を行わず、次のクロック周期の先頭アドレスにお
   いて前のクロック周期の送信シンボルと１クロック周期
   の最終位相アドレスに対応する振幅データとの乗算値と
   次のクロック周期の先頭の乗算値とのたたみ込みを行
   い、送信パルスの位相を遅らせる制御を行なうときは、
   前記余剰位相アドレスにおいて前のクロック周期の送信
   シンボルと該余剰位相アドレスに対応する振幅データと
   の乗算を行うことによって、送信パルスを表す各位相ア
   ドレスごとのディジタルデータを発生する演算手段
   （２）と、該演算手段（２）の出力データをアナログ信
   号に変換するディジタルアナログ変換手段（３）とを備
   えたことを特徴とするパルス送信回路。
2. 【請求項２】 前記パルス発生手段（１）の振幅データ
   に応じて前記演算手段（２）が発生するディジタルデー
   タを記憶して、前記送信シンボルと位相アドレスと位相
   制御情報とに応じて読み出すメモリ（４）と、該メモリ
   （４）の出力データをアナログ信号に変換するディジタ
   ルアナログ変換手段（３）とを備えたことを特徴とする
   請求項１に記載のパルス送信回路。