JPH0536695A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0536695A JPH0536695A JP3191607A JP19160791A JPH0536695A JP H0536695 A JPH0536695 A JP H0536695A JP 3191607 A JP3191607 A JP 3191607A JP 19160791 A JP19160791 A JP 19160791A JP H0536695 A JPH0536695 A JP H0536695A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
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Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
- Coating With Molten Metal (AREA)
Abstract
(57)【要約】
【目的】 配線基板に半導体素子を直接接続する半導体
装置に関するもので、他の部品と混載した場合にも高品
質で接続可能、不良半導体素子のリペアの簡易化および
低コスト化を実現する半導体装置を提供する。 【構成】 バンプ１３より融点の低いクリーム半田１４
をあらかじめバンプ１３側に一定量塗布した後に、半導
体素子１２を配線基板の電極に接続する。 【効果】 半導体素子の他の部品は別々の半田供給を行
うことができ、高品質の混載が実現でき、また不良半導
体素子のリペアも不良半導体素子にクリーム半田が取り
去られても、良品半導体素子のクリーム半田により極め
て容易に実現できる。
装置に関するもので、他の部品と混載した場合にも高品
質で接続可能、不良半導体素子のリペアの簡易化および
低コスト化を実現する半導体装置を提供する。 【構成】 バンプ１３より融点の低いクリーム半田１４
をあらかじめバンプ１３側に一定量塗布した後に、半導
体素子１２を配線基板の電極に接続する。 【効果】 半導体素子の他の部品は別々の半田供給を行
うことができ、高品質の混載が実現でき、また不良半導
体素子のリペアも不良半導体素子にクリーム半田が取り
去られても、良品半導体素子のクリーム半田により極め
て容易に実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、超小型、軽量機器に用
いられる配線基板に半導体素子を直接接続する半導体装
置およびその製造方法に関する。
いられる配線基板に半導体素子を直接接続する半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】従来、半導体素子の電極に形成されたバ
ンプを介して、半導体素子を配線基板の電極に直接接続
する半導体装置は、図６に示すように、半導体素子１の
電極２の上に直接バンプ３が形成されており、バンプ３
には通常金などの金属あるいは半田などの合金が使用さ
れている。配線基板４には配線電極５が形成されてお
り、通常銅電極６である。また銅電極６上に銅の酸化防
止のため、半田層７がめっき、あるいはレベラーによっ
て形成されて配線電極５としている場合もある。バンプ
３と配線電極５との接続は、バンプ３と相対する配線電
極５の位置に厚さ３５〜５０μｍの薄いメタルマスクに
てクリーム半田８を適量スクリーン印刷し、半導体素子
１を位置合わせし搭載後、リフローあるいは熱圧着して
いる。または、配線電極５の表面層が半田層７で形成さ
れている場合は、クリーム半田８の印刷は行わず、半田
層７をリフローあるいは熱圧着により溶解させて接続す
ることもある。さらには図７に示すように、半導体素子
１の電極２上にバリアメタル９を２〜３層形成後、半田
バンプ１０を形成し、配線電極５に位置合わせし、リフ
ローあるいは熱圧着し、半田バンプ１０そのものを溶解
し接続する場合もある。
ンプを介して、半導体素子を配線基板の電極に直接接続
する半導体装置は、図６に示すように、半導体素子１の
電極２の上に直接バンプ３が形成されており、バンプ３
には通常金などの金属あるいは半田などの合金が使用さ
れている。配線基板４には配線電極５が形成されてお
り、通常銅電極６である。また銅電極６上に銅の酸化防
止のため、半田層７がめっき、あるいはレベラーによっ
て形成されて配線電極５としている場合もある。バンプ
３と配線電極５との接続は、バンプ３と相対する配線電
極５の位置に厚さ３５〜５０μｍの薄いメタルマスクに
てクリーム半田８を適量スクリーン印刷し、半導体素子
１を位置合わせし搭載後、リフローあるいは熱圧着して
いる。または、配線電極５の表面層が半田層７で形成さ
れている場合は、クリーム半田８の印刷は行わず、半田
層７をリフローあるいは熱圧着により溶解させて接続す
ることもある。さらには図７に示すように、半導体素子
１の電極２上にバリアメタル９を２〜３層形成後、半田
バンプ１０を形成し、配線電極５に位置合わせし、リフ
ローあるいは熱圧着し、半田バンプ１０そのものを溶解
し接続する場合もある。
【０００３】
【発明が解決しようとする課題】しかし、上記の配線電
極５上の半田層７あるいはクリーム半田８をリフローあ
るいは熱圧着により半導体素子１を直接配線基板４に接
続する構成では、配線基板４上に他のパッケージ部品あ
るいはチップ部品を混載する場合、厚さ３５〜５０μｍ
の薄いメタルマスクにて形成したクリーム半田８の半田
量、あるいは配線電極５の表面の半田層７のみの半田量
では、パッケージ部品，チップ部品の接続には不十分で
あり、オープンあるいは半田量不足による接続不完全で
不良を多発するという品質上の課題があった。逆に、混
載するパッケージ部品，チップ部品に半田量を合わせる
と、半導体素子１のバンプ間でショートによる接続不良
を多発するという問題が発生していた。
極５上の半田層７あるいはクリーム半田８をリフローあ
るいは熱圧着により半導体素子１を直接配線基板４に接
続する構成では、配線基板４上に他のパッケージ部品あ
るいはチップ部品を混載する場合、厚さ３５〜５０μｍ
の薄いメタルマスクにて形成したクリーム半田８の半田
量、あるいは配線電極５の表面の半田層７のみの半田量
では、パッケージ部品，チップ部品の接続には不十分で
あり、オープンあるいは半田量不足による接続不完全で
不良を多発するという品質上の課題があった。逆に、混
載するパッケージ部品，チップ部品に半田量を合わせる
と、半導体素子１のバンプ間でショートによる接続不良
を多発するという問題が発生していた。
【０００４】また、半導体素子１が接続後不良であるこ
とが判明した場合、リペアが必要であるが、真空吸着機
構付きヒーターツールにより半導体素子１のみを加熱
し、半導体素子１を取りはずすことはできるが、配線電
極５上の半田層７あるいはクリーム半Ｔ田８は、半導体
素子１のバンプ３側にある程度取り去られ、次に良品の
半導体素子１を接続する場合半田量が不足して、接続不
良を引き起こすという課題があった。他の部品はすべて
接続されているため、メタルマスクによるクリーム半田
８の供給も不可能である。また、図７に示す構成では、
半田バンプ１０そのものを溶解して接続するため他の部
品との混載および不良品のリペアは可能であるが、バリ
アメタル９の形成のために高額な製造設備が必要であ
り、数多くの工程を通るため半導体素子の歩留まり低下
やウエハ状態で処理されるので不良品にもバンプを形成
することになり、実装コストが高くなっていた。また半
導体素子の入手先も限定されるという課題もあった。
とが判明した場合、リペアが必要であるが、真空吸着機
構付きヒーターツールにより半導体素子１のみを加熱
し、半導体素子１を取りはずすことはできるが、配線電
極５上の半田層７あるいはクリーム半Ｔ田８は、半導体
素子１のバンプ３側にある程度取り去られ、次に良品の
半導体素子１を接続する場合半田量が不足して、接続不
良を引き起こすという課題があった。他の部品はすべて
接続されているため、メタルマスクによるクリーム半田
８の供給も不可能である。また、図７に示す構成では、
半田バンプ１０そのものを溶解して接続するため他の部
品との混載および不良品のリペアは可能であるが、バリ
アメタル９の形成のために高額な製造設備が必要であ
り、数多くの工程を通るため半導体素子の歩留まり低下
やウエハ状態で処理されるので不良品にもバンプを形成
することになり、実装コストが高くなっていた。また半
導体素子の入手先も限定されるという課題もあった。
【０００５】本発明は上記従来の課題を解決するもの
で、同一基板上への半導体素子と他の部品との混載およ
び半導体素子のリペアを簡単に可能にし、しかも高品質
で、実装コストの低減を計った半導体装置を提供するこ
とを目的とする。
で、同一基板上への半導体素子と他の部品との混載およ
び半導体素子のリペアを簡単に可能にし、しかも高品質
で、実装コストの低減を計った半導体装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置は、半導体素子の電極上に直接形
成されたバンプよりも融点の低いクリーム半田をあらか
じめ半導体素子のバンプ側に一定量塗布した構成であ
る。
に本発明の半導体装置は、半導体素子の電極上に直接形
成されたバンプよりも融点の低いクリーム半田をあらか
じめ半導体素子のバンプ側に一定量塗布した構成であ
る。
【０００７】
【作用】上記構成により、半導体素子の電極上に、直接
形成されたバンプよりも融点の低いクリーム半田をあら
かじめ半導体素子のバンプ側に一定量塗布し、半導体素
子を配線基板に接続するため、配線基板の電極にはクリ
ーム半田を供給する必要がなく、他の部品と混載する場
合、他の部品部は最適のメタルマスクを使い適量の半田
量を確保することができ、簡単に他の部品との混載を実
現できるとともに品質上の問題をなくすことができる。
形成されたバンプよりも融点の低いクリーム半田をあら
かじめ半導体素子のバンプ側に一定量塗布し、半導体素
子を配線基板に接続するため、配線基板の電極にはクリ
ーム半田を供給する必要がなく、他の部品と混載する場
合、他の部品部は最適のメタルマスクを使い適量の半田
量を確保することができ、簡単に他の部品との混載を実
現できるとともに品質上の問題をなくすことができる。
【０００８】また、不良の半導体素子をリペアする場合
も不良の半導体素子のバンプにクリーム半田が取り去ら
れたとしても良品の半導体素子のバンプ側のクリーム半
田により何ら問題なく接続することができ、品質上の問
題もない。また、半導体素子の電極にバリアメタルを形
成せずに直接バンプ形成した半導体素子を使えるため実
装コストの大幅な削減ができる。
も不良の半導体素子のバンプにクリーム半田が取り去ら
れたとしても良品の半導体素子のバンプ側のクリーム半
田により何ら問題なく接続することができ、品質上の問
題もない。また、半導体素子の電極にバリアメタルを形
成せずに直接バンプ形成した半導体素子を使えるため実
装コストの大幅な削減ができる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１０】図１および図２は、その第１の実施例を示
し、図１に示すように、クリーム半田槽１１を常にかく
はんし粘度を一定に保ち、かつ液面も一定に保ち、半導
体素子１２のバンプ１３を常に一定深さに浸漬すること
により、図２に示すように、半導体素子１２のバンプ１
３に一定量のクリーム半田１４を塗布するものである。
バンプ１３へ常に一定量のクリーム半田１４を塗布する
ためには、クリーム半田１４の粒径、含有量の適正化や
粘度の調整、チクソ性の付与などが必要であり、これら
により高精度の塗布が可能になっている。
し、図１に示すように、クリーム半田槽１１を常にかく
はんし粘度を一定に保ち、かつ液面も一定に保ち、半導
体素子１２のバンプ１３を常に一定深さに浸漬すること
により、図２に示すように、半導体素子１２のバンプ１
３に一定量のクリーム半田１４を塗布するものである。
バンプ１３へ常に一定量のクリーム半田１４を塗布する
ためには、クリーム半田１４の粒径、含有量の適正化や
粘度の調整、チクソ性の付与などが必要であり、これら
により高精度の塗布が可能になっている。
【００１１】図３および図４は第２の実施例を示し、図
３に示すように、半導体素子１２のバンプ１３の位置と
相対した位置に、バンプ１３の径より数十μｍ大きな孔
１５をあけたメタルマスク１６を用い、クリーム半田１
４をスクリーン印刷することにより図４に示すように、
半導体素子１２のバンプ１３に一定量のクリーム半田１
４を塗布するものである。塗布量はメタルマスク１６の
厚さにより高精度に管理することができる。
３に示すように、半導体素子１２のバンプ１３の位置と
相対した位置に、バンプ１３の径より数十μｍ大きな孔
１５をあけたメタルマスク１６を用い、クリーム半田１
４をスクリーン印刷することにより図４に示すように、
半導体素子１２のバンプ１３に一定量のクリーム半田１
４を塗布するものである。塗布量はメタルマスク１６の
厚さにより高精度に管理することができる。
【００１２】図５は第３の実施例を示し、超精密ディス
ペンサー１７を用い、バンプ１３上にクリーム半田１４
を一定量塗布するものである。
ペンサー１７を用い、バンプ１３上にクリーム半田１４
を一定量塗布するものである。
【００１３】このように半導体素子１２のバンプ１３へ
のバンプよりも融点の低いクリーム半田１４の高精度な
一定量塗布により、これまで非常に困難であった同一基
板上への他の部品との混載および半導体素子のリペアが
簡単に実現できる。
のバンプよりも融点の低いクリーム半田１４の高精度な
一定量塗布により、これまで非常に困難であった同一基
板上への他の部品との混載および半導体素子のリペアが
簡単に実現できる。
【００１４】なお、クリーム半田１４は可能な限り微細
であることが細かな配線パターンへの対応の点から望ま
しい。混載する他の部品に使うクリーム半田より融点の
低いクリーム半田であれば、半導体素子のリペアにおい
て、取りはずす時、および良品の半導体素子を取り付け
る時など、他の部品への熱的影響がなく、しかも一層簡
易に取りはずし、取り付けができ最適である。さらに超
低残査フラックスを用いたクリーム半田を使うと実装後
の無洗浄化が実施でき、極めて効果的である。
であることが細かな配線パターンへの対応の点から望ま
しい。混載する他の部品に使うクリーム半田より融点の
低いクリーム半田であれば、半導体素子のリペアにおい
て、取りはずす時、および良品の半導体素子を取り付け
る時など、他の部品への熱的影響がなく、しかも一層簡
易に取りはずし、取り付けができ最適である。さらに超
低残査フラックスを用いたクリーム半田を使うと実装後
の無洗浄化が実施でき、極めて効果的である。
【００１５】
【発明の効果】以上の説明から明らかなように本発明で
は、バンプより融点の低いクリーム半田をクリーム半田
槽への浸漬、メタルマスクによるスクリーン印刷、また
は超精密ディスペンサーによりあらかじめ半導体素子の
バンプ側に高精度に一定量塗布することにより、半導体
素子を配線基板に接続するためバンプ側にバリアメタル
を形成する必要もなく、配線基板の電極にはクリーム半
田を供給する必要がなく、他の部品と混載する場合、他
の部品部は通常通りメタルマスクを用い適量の半田を供
給することができ、他の部品を搭載後、半導体素子を搭
載し、全部品一括リフローを実現することができ、しか
も品質的にも何ら問題のない実装技術可能とするもので
ある。
は、バンプより融点の低いクリーム半田をクリーム半田
槽への浸漬、メタルマスクによるスクリーン印刷、また
は超精密ディスペンサーによりあらかじめ半導体素子の
バンプ側に高精度に一定量塗布することにより、半導体
素子を配線基板に接続するためバンプ側にバリアメタル
を形成する必要もなく、配線基板の電極にはクリーム半
田を供給する必要がなく、他の部品と混載する場合、他
の部品部は通常通りメタルマスクを用い適量の半田を供
給することができ、他の部品を搭載後、半導体素子を搭
載し、全部品一括リフローを実現することができ、しか
も品質的にも何ら問題のない実装技術可能とするもので
ある。
【００１６】また、不良の半導体素子をリペアする場合
も、不良の半導体素子を取りはずした時、配線基板の電
極に半田が残らなくても、次に良品の半導体素子のバン
プ上のクリーム半田により実装することができる半導体
装置およびその製造方法を提供できる。
も、不良の半導体素子を取りはずした時、配線基板の電
極に半田が残らなくても、次に良品の半導体素子のバン
プ上のクリーム半田により実装することができる半導体
装置およびその製造方法を提供できる。
【図１】本発明の第１の実施例の半導体装置の製造方法
を示す断面図
を示す断面図
【図２】図１の半導体装置の製造方法により得られた半
導体装置の要部断面図
導体装置の要部断面図
【図３】本発明の第２の実施例の半導体装置の製造方法
を示す断面図
を示す断面図
【図４】図３の半導体装置の製造方法により得られた半
導体装置の要部断面図
導体装置の要部断面図
【図５】本発明の第３の実施例の半導体装置の製造方法
を示す断面図
を示す断面図
【図６】従来の半導体装置の断面図
【図７】従来の他の半導体装置の断面図
１２ 半導体素子
１３ バンプ
１４ クリーム半田
Claims (4)
- 【請求項１】 半導体素子の電極に形成された金属また
は合金のバンプを介して前記半導体素子を配線基板の電
極に直接接続した半導体装置において、前記バンプの表
面にそのバンプより融点の低いクリーム半田が形成され
ていることを特徴とする半導体装置。 - 【請求項２】 液面の一定な低融点クリーム半田槽に、
半導体素子のバンプを一定の深さに浸漬することによ
り、前記低融点クリーム半田をあらかじめ前記バンプ側
に一定量塗布する工程を少なくとも有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 メタルマスクを用いスクリーン印刷によ
り、低融点クリーム半田をあらかじめバンプ側に一定量
塗布する工程を少なくとも有することを特徴とする半導
体装置の製造方法。 - 【請求項４】 ディスペンサーを用い、低融点クリーム
半田をあらかじめバンプ側に一定量塗布する工程を少な
くとも有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191607A JPH0536695A (ja) | 1991-07-31 | 1991-07-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3191607A JPH0536695A (ja) | 1991-07-31 | 1991-07-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536695A true JPH0536695A (ja) | 1993-02-12 |
Family
ID=16277454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191607A Pending JPH0536695A (ja) | 1991-07-31 | 1991-07-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536695A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242148A (ja) * | 1997-02-26 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半田バンプの形成方法 |
| KR100741886B1 (ko) * | 2005-01-20 | 2007-07-23 | 다이요 유덴 가부시키가이샤 | 반도체장치 및 그 실장체 |
| US8829689B2 (en) | 2010-06-16 | 2014-09-09 | SK Hynix Inc. | Module substrate with feature for replacement of faulty chips, semiconductor module having the same, and method for manufacturing the semiconductor module |
-
1991
- 1991-07-31 JP JP3191607A patent/JPH0536695A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242148A (ja) * | 1997-02-26 | 1998-09-11 | Matsushita Electric Ind Co Ltd | 半田バンプの形成方法 |
| KR100741886B1 (ko) * | 2005-01-20 | 2007-07-23 | 다이요 유덴 가부시키가이샤 | 반도체장치 및 그 실장체 |
| US8829689B2 (en) | 2010-06-16 | 2014-09-09 | SK Hynix Inc. | Module substrate with feature for replacement of faulty chips, semiconductor module having the same, and method for manufacturing the semiconductor module |
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