JPH0535655A - Ｄｍａ転送制御装置 - Google Patents
Ｄｍａ転送制御装置Info
- Publication number
- JPH0535655A JPH0535655A JP19233391A JP19233391A JPH0535655A JP H0535655 A JPH0535655 A JP H0535655A JP 19233391 A JP19233391 A JP 19233391A JP 19233391 A JP19233391 A JP 19233391A JP H0535655 A JPH0535655 A JP H0535655A
- Authority
- JP
- Japan
- Prior art keywords
- register
- dma transfer
- address
- transfer
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 一回のＤＭＡ転送を行うための時間を短縮す
る事。 【構成】 システムバス上に接続され、メインメモリ３
と周辺装置コントローラ４間のＤＭＡ転送を制御するＤ
ＭＡの転送制御装置２において、ＤＭＡ転送状態の監視
しているステータスレジスタ群９と、ＤＭＡ転送長を更
新し、ある値となった場合転送終了信号ａ16を出力する
カウンタレジスタ１０と、ＤＭＡ転送用アドレスをシス
テムバス上に出力するアドレスレジスタ１１と、前出３
つのレジスタ（群）９，１０，１１と同等の動作を行う
増設レジスタ群１２、アドレスバッファ１３と、システ
ムバスからの各種制御信号を受けとり、前出各種レジス
タ群の制御を行い、ＤＭＡ転送制御を行うコントロール
ロジック１４とを有する。 【効果】 システムバスが中央処理装置のみに占有され
ることなくシステムの処理時間が短縮された。
る事。 【構成】 システムバス上に接続され、メインメモリ３
と周辺装置コントローラ４間のＤＭＡ転送を制御するＤ
ＭＡの転送制御装置２において、ＤＭＡ転送状態の監視
しているステータスレジスタ群９と、ＤＭＡ転送長を更
新し、ある値となった場合転送終了信号ａ16を出力する
カウンタレジスタ１０と、ＤＭＡ転送用アドレスをシス
テムバス上に出力するアドレスレジスタ１１と、前出３
つのレジスタ（群）９，１０，１１と同等の動作を行う
増設レジスタ群１２、アドレスバッファ１３と、システ
ムバスからの各種制御信号を受けとり、前出各種レジス
タ群の制御を行い、ＤＭＡ転送制御を行うコントロール
ロジック１４とを有する。 【効果】 システムバスが中央処理装置のみに占有され
ることなくシステムの処理時間が短縮された。
Description
【０００１】
【産業上の利用分野】本発明は、データ転送制御に関
し、特にメインメモリと周辺装置コントローラ間のデー
タ転送を制御するＤＭＡ転送制御装置に関する。
し、特にメインメモリと周辺装置コントローラ間のデー
タ転送を制御するＤＭＡ転送制御装置に関する。
【０００２】
【従来の技術】従来のＤＭＡ転送制御では、メインメモ
リと周辺装置コントローラ間のデータ転送を行なわせる
前に、ＤＭＡ転送制御を行うＤＭＡ転送制御装置に対し
て、中央処理装置が命令を発行し、ＤＭＡ転送用アドレ
ス値、及びＤＭＡ転送長等の情報を与えた後にＤＭＡ転
送を開始させていた。又、ＤＭＡ転送中は中央処理装置
のＤＭＡ転送制御装置に対する命令発行ができない。
リと周辺装置コントローラ間のデータ転送を行なわせる
前に、ＤＭＡ転送制御を行うＤＭＡ転送制御装置に対し
て、中央処理装置が命令を発行し、ＤＭＡ転送用アドレ
ス値、及びＤＭＡ転送長等の情報を与えた後にＤＭＡ転
送を開始させていた。又、ＤＭＡ転送中は中央処理装置
のＤＭＡ転送制御装置に対する命令発行ができない。
【０００３】
【発明が解決しようとする課題】この従来のＤＭＡ転送
制御装置では、ＤＭＡ転送中はこのＤＭＡ転送制御装置
に対して中央処理装置がアクセスできず、このため次の
ＤＭＡ転送のための情報の書込み、読出しができず、Ｄ
ＭＡ転送が終了するまで中央処理装置は命令を発行する
ため待ちつづけなければならない。このように、現在行
なわれているＤＭＡ転送と次に行なわれるＤＭＡ転送の
間には必ず中央処理装置がシステムバスを占有する時間
が存在し、そのために一回のＤＭＡ転送を行うための時
間が長くなるという問題点がある。
制御装置では、ＤＭＡ転送中はこのＤＭＡ転送制御装置
に対して中央処理装置がアクセスできず、このため次の
ＤＭＡ転送のための情報の書込み、読出しができず、Ｄ
ＭＡ転送が終了するまで中央処理装置は命令を発行する
ため待ちつづけなければならない。このように、現在行
なわれているＤＭＡ転送と次に行なわれるＤＭＡ転送の
間には必ず中央処理装置がシステムバスを占有する時間
が存在し、そのために一回のＤＭＡ転送を行うための時
間が長くなるという問題点がある。
【０００４】
【課題を解決するための手段】本発明のＤＭＡ転送制御
装置は、システムバス上に接続され中央処理装置を介さ
ず、メインメモリと周辺装置コントローラ間のデータ転
送（ＤＭＡ）を制御するＤＭＡ転送制御装置において、
ＤＭＡの転送方向、バイト／ワード転送、転送終了等の
ＤＭＡ転送の状態を監視しているステータスレジスタ群
と、ＤＭＡ転送長を更新し、ある値となった場合転送終
了信号を出力するカウントレジスタと、ＤＭＡ転送用ア
ドレスをシステムバス上に出力するアドレスレジスタ
と、システムバスと前出ステータスレジスタ群、カウン
トレジスタ、アドレスレジスタの中間に位置し、それぞ
れのレジスタと同様の動作を行う増設レジスタ群と、前
出アドレスレジスタからのアドレス出力の制御を行うア
ドレスバッファと、システムバスからの各種制御信号を
受け取り、前出ステータスレジスタ群、カウントレジス
タ、増設レジスタ群、双方向アドレスバッファの制御を
行い、又、ＤＭＡ転送制御を行うバスコントロールロジ
ック及びＤＭＡコントロールロジックとを備えている。
装置は、システムバス上に接続され中央処理装置を介さ
ず、メインメモリと周辺装置コントローラ間のデータ転
送（ＤＭＡ）を制御するＤＭＡ転送制御装置において、
ＤＭＡの転送方向、バイト／ワード転送、転送終了等の
ＤＭＡ転送の状態を監視しているステータスレジスタ群
と、ＤＭＡ転送長を更新し、ある値となった場合転送終
了信号を出力するカウントレジスタと、ＤＭＡ転送用ア
ドレスをシステムバス上に出力するアドレスレジスタ
と、システムバスと前出ステータスレジスタ群、カウン
トレジスタ、アドレスレジスタの中間に位置し、それぞ
れのレジスタと同様の動作を行う増設レジスタ群と、前
出アドレスレジスタからのアドレス出力の制御を行うア
ドレスバッファと、システムバスからの各種制御信号を
受け取り、前出ステータスレジスタ群、カウントレジス
タ、増設レジスタ群、双方向アドレスバッファの制御を
行い、又、ＤＭＡ転送制御を行うバスコントロールロジ
ック及びＤＭＡコントロールロジックとを備えている。
【０００５】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００６】図１は本発明の一実施例である情報処理装
置構成例であり、図２は本発明のＤＭＡ転送制御装置の
ブロック図である。
置構成例であり、図２は本発明のＤＭＡ転送制御装置の
ブロック図である。
【０００７】図１および図２において、１は中央処理装
置、２は本発明のＤＭＡ転送制御装置、３はメインメモ
リ、４は周辺装置コントローラ、５はアドレスバスバッ
ファ、６はデータバス、７は制御用バス、８はアドレス
バス、９はＤＭＡ転送状態を監視しているステータスレ
ジスタ群、１０はＤＭＡ転送回数をカウントするカウン
トレジスタ、１１はＤＭＡ転送用アドレスを出力するア
ドレスレジスタ、１２は前出ステータスレジスタ群９、
カウントレジスタ１０、アドレスレジスタ１１のそれぞ
れのレジスタと同様の動作を行う増設レジスタ群、１３
はアドレスレジスタ１１から出力されるアドレスを出力
させるアドレスバッファ、１４はシステムバスからの各
種制御用信号を受けとり、ＤＭＡ転送制御及び前出ステ
ータスレジスタ群９、カウントレジスタ１０、アドレス
レジスタ１１、増設レジスタ１２、アドレスバッファ１
３の制御を行う、バスコントロールロジック及びＤＭＡ
コントロールロジックである。この様に構成された装置
の動作を以下に説明する。
置、２は本発明のＤＭＡ転送制御装置、３はメインメモ
リ、４は周辺装置コントローラ、５はアドレスバスバッ
ファ、６はデータバス、７は制御用バス、８はアドレス
バス、９はＤＭＡ転送状態を監視しているステータスレ
ジスタ群、１０はＤＭＡ転送回数をカウントするカウン
トレジスタ、１１はＤＭＡ転送用アドレスを出力するア
ドレスレジスタ、１２は前出ステータスレジスタ群９、
カウントレジスタ１０、アドレスレジスタ１１のそれぞ
れのレジスタと同様の動作を行う増設レジスタ群、１３
はアドレスレジスタ１１から出力されるアドレスを出力
させるアドレスバッファ、１４はシステムバスからの各
種制御用信号を受けとり、ＤＭＡ転送制御及び前出ステ
ータスレジスタ群９、カウントレジスタ１０、アドレス
レジスタ１１、増設レジスタ１２、アドレスバッファ１
３の制御を行う、バスコントロールロジック及びＤＭＡ
コントロールロジックである。この様に構成された装置
の動作を以下に説明する。
【０００８】図１を参照して、通常中央処理装置１は、
周辺装置コントローラ４、メインメモリ３とのＤＭＡ転
送の前に、ＤＭＡ転送に必要なデータ（ＤＭＡ開始アド
レス、ＤＭＡ転送長等）をセットさせる制御信号ａ3 を
制御バス７に出力し、セットさせたいコントローラ用ア
ドレスを内部アドレスバスａ2 を介してアドレスバス８
に出力し、セットさせたいデータをローカルデータバス
ａ1 を介してデータバス６に出力する。なお３つのバス
６，７，８を合わせてシステムバスと言う。
周辺装置コントローラ４、メインメモリ３とのＤＭＡ転
送の前に、ＤＭＡ転送に必要なデータ（ＤＭＡ開始アド
レス、ＤＭＡ転送長等）をセットさせる制御信号ａ3 を
制御バス７に出力し、セットさせたいコントローラ用ア
ドレスを内部アドレスバスａ2 を介してアドレスバス８
に出力し、セットさせたいデータをローカルデータバス
ａ1 を介してデータバス６に出力する。なお３つのバス
６，７，８を合わせてシステムバスと言う。
【０００９】周辺装置コントローラ４は、これらの情報
を３つのバス６，７，８から受けとると内部処理を行
い、周辺装置に対してデータ転送要求を出し、周辺装置
から転送データを受けとる。この時ＤＭＡ転送制御装置
２においても、以下図２を主として参照すると、中央処
理装置１からシステムバス上に出力されたアドレスをデ
コードした信号（チップセレクト信号ａ10）と、下位ア
ドレスａ11（ここでは最下位ビットから４ビットで構
成）と、制御信号ａ3 とにより、ステータスレジスタ群
９に対してＤＭＡ転送方向、バイト／ワード転送等の情
報を内部データバス（１）ａ4 を通過し、増設レジスタ
（３）（下位アドレスａ11で選択）で一時保持し、内部
データバス（２）ａ5 を経由してセットされ、カウント
レジスタ１０に対してはＤＭＡ転送長情報を、内部デー
タバス（１）ａ4 を通過し、増設レジスタ（１）（下位
アドレスａ11で選択）で一時保持し、内部データバス
（２）ａ5 を経由してセットされ、さらにアドレスレジ
スタ１１に対しては、ＤＭＡ開始アドレス情報を、内部
データバス（１）ａ4を通過し、増設レジスタ（２）
（下位アドレスａ11で選択）で一時保持し、内部データ
バス（２）ａ5 を経由してセットされる。
を３つのバス６，７，８から受けとると内部処理を行
い、周辺装置に対してデータ転送要求を出し、周辺装置
から転送データを受けとる。この時ＤＭＡ転送制御装置
２においても、以下図２を主として参照すると、中央処
理装置１からシステムバス上に出力されたアドレスをデ
コードした信号（チップセレクト信号ａ10）と、下位ア
ドレスａ11（ここでは最下位ビットから４ビットで構
成）と、制御信号ａ3 とにより、ステータスレジスタ群
９に対してＤＭＡ転送方向、バイト／ワード転送等の情
報を内部データバス（１）ａ4 を通過し、増設レジスタ
（３）（下位アドレスａ11で選択）で一時保持し、内部
データバス（２）ａ5 を経由してセットされ、カウント
レジスタ１０に対してはＤＭＡ転送長情報を、内部デー
タバス（１）ａ4 を通過し、増設レジスタ（１）（下位
アドレスａ11で選択）で一時保持し、内部データバス
（２）ａ5 を経由してセットされ、さらにアドレスレジ
スタ１１に対しては、ＤＭＡ開始アドレス情報を、内部
データバス（１）ａ4を通過し、増設レジスタ（２）
（下位アドレスａ11で選択）で一時保持し、内部データ
バス（２）ａ5 を経由してセットされる。
【００１０】このあと周辺装置コントローラ４からの制
御信号ａ3 が制御用バス７を通過し、データ転送要求信
号ａ14として、ＤＭＡ転送制御装置２に入力されると、
バスコントロールロジック及びＤＭＡコントロールロジ
ックから成るコントロールロジック１４内にて処理を
し、制御用バス７に対して、バスホールド要求信号ａ13
（以下ＨＲＱ信号と言う）が出力され、バスホールド要
求信号ａ13は制御用バス７を通過し、中央処理装置１に
入力されＨＲＱ信号ａ13の応答信号、ホールド応答信号
を制御用バス７に出力される。このホールド応答信号が
ＤＭＡ転送制御装置２にバスホールド許可信号ａ12（以
下ＨＬＡ信号）として入力されると、コントロールロジ
ック１４内にて処理をしてデータ転送許可信号ａ15を、
データ転送要求信号ａ16を発行してきた周辺装置コント
ローラ４に対して発行しＤＭＡ転送が開始される。以
下、以上述べてきたようなやりとりが行われてＤＭＡ転
送が行なわれる。
御信号ａ3 が制御用バス７を通過し、データ転送要求信
号ａ14として、ＤＭＡ転送制御装置２に入力されると、
バスコントロールロジック及びＤＭＡコントロールロジ
ックから成るコントロールロジック１４内にて処理を
し、制御用バス７に対して、バスホールド要求信号ａ13
（以下ＨＲＱ信号と言う）が出力され、バスホールド要
求信号ａ13は制御用バス７を通過し、中央処理装置１に
入力されＨＲＱ信号ａ13の応答信号、ホールド応答信号
を制御用バス７に出力される。このホールド応答信号が
ＤＭＡ転送制御装置２にバスホールド許可信号ａ12（以
下ＨＬＡ信号）として入力されると、コントロールロジ
ック１４内にて処理をしてデータ転送許可信号ａ15を、
データ転送要求信号ａ16を発行してきた周辺装置コント
ローラ４に対して発行しＤＭＡ転送が開始される。以
下、以上述べてきたようなやりとりが行われてＤＭＡ転
送が行なわれる。
【００１１】このＤＭＡ転送中において、カウントレジ
スタ１０は１回のＤＭＡ転送ごとに１つずつカウントダ
ウンされ、最初にセットされた値が０になるまでＤＭＡ
転送を続ける。０となった場合カウントレジスタ１０か
ら転送終了信号ａ16が出力され、コントロールロジック
１４に入力され、ＨＲＱ信号ａ13を無効状態とし、ＤＭ
Ａ転送を終了する。又、この時アドレスレジスタ１１で
は、最初にセットされた値からステータスレジスタ群９
から出力されている内部データバス（３）ａ17からの情
報より、アドレスをインクリメントかデクリメントし、
そのアドレス値を出力する。アドレスレジスタ１０から
出力されるアドレスは内部アドレス（１）ａ6 を通過し
アドレスバッファ１３にて、コントロールロジック１４
から出力されてくるアドレスイネーブル信号ａ8 により
制御され、アドレスイネーブル信号ａ8 が有効のとき、
内部アドレス（２）ａ7 を通過し、アドレスバス８に出
力され、データ転送元であるメインメモリ３のアドレス
として、メインメモリ３に入力される。またこの時メイ
ンメモリ制御信号ａ9 も出力される。この様にしてＤＭ
Ａ転送が行われる。ＤＭＡ転送中に前出ステータスレジ
スタ群９、カウントレジスタ１０、アドレスレジスタ１
１に対して、次のＤＭＡ転送用にデータをセットすると
きの動作は以下の通りである。
スタ１０は１回のＤＭＡ転送ごとに１つずつカウントダ
ウンされ、最初にセットされた値が０になるまでＤＭＡ
転送を続ける。０となった場合カウントレジスタ１０か
ら転送終了信号ａ16が出力され、コントロールロジック
１４に入力され、ＨＲＱ信号ａ13を無効状態とし、ＤＭ
Ａ転送を終了する。又、この時アドレスレジスタ１１で
は、最初にセットされた値からステータスレジスタ群９
から出力されている内部データバス（３）ａ17からの情
報より、アドレスをインクリメントかデクリメントし、
そのアドレス値を出力する。アドレスレジスタ１０から
出力されるアドレスは内部アドレス（１）ａ6 を通過し
アドレスバッファ１３にて、コントロールロジック１４
から出力されてくるアドレスイネーブル信号ａ8 により
制御され、アドレスイネーブル信号ａ8 が有効のとき、
内部アドレス（２）ａ7 を通過し、アドレスバス８に出
力され、データ転送元であるメインメモリ３のアドレス
として、メインメモリ３に入力される。またこの時メイ
ンメモリ制御信号ａ9 も出力される。この様にしてＤＭ
Ａ転送が行われる。ＤＭＡ転送中に前出ステータスレジ
スタ群９、カウントレジスタ１０、アドレスレジスタ１
１に対して、次のＤＭＡ転送用にデータをセットすると
きの動作は以下の通りである。
【００１２】ＤＭＡ転送中のシステムバス上では、アド
レスバス８がＤＭＡ転送制御装置２から出力されるアド
レスイネーブル信号ａ8 により制御されるアドレスバス
バッファ５により２分割され、アドレスイネーブル信号
ａ8 が有効時には、中央処理装置１からメインメモリ３
へのアドレスは流れないようアドレスバスバッファ５に
よりコントロールされ、ＤＭＡ転送制御装置２から出力
される内部アドレス（２）ａ8 がメインメモリ３に対し
て出力されている形になる。この様な状態のとき、中央
処理装置１は、ＤＭＡ転送制御装置２に対するアドレス
を内部アドレスバスａ2 に、セットさせたい情報をロー
カルデータバスａ1 出力する。アドレスをデコードし、
ＤＭＡ転送制御装置２に対するアクセスだと認識したＤ
ＭＡ転送制御装置２は、制御信号ａ3 と下位アドレスａ
11により増設レジスタ（１）〜（３）１２を選択し、情
報を選択された増設レジスタ群１２にセットする。この
ときのＤＭＡ転送はバイト転送とし、ＤＭＡ転送で使用
されていないデータバス６を使用することとなる。ここ
では、データバス６を１６ビット構成とし、データバス
（２）６を上位ビットデータバスとして使用している。
このＤＭＡ転送中に中央処理装置１がＤＭＡ転送制御装
置２に対してデータセットをする場合、ステータスレジ
スタ群９、カウントレジスタ１０、アドレスレジスタ１
１に対して直接データをセットできないため、一度増設
レドスタ群１２にデータをセットしておき、ＤＭＡ転送
が終了した後、ステータスレジスタ９、カウントレジス
タ１０、アドレスレジスタ１１に対して書き込みを行
う。この書き込み動作により再びＤＭＡ転送制御装置２
はＤＭＡ転送を行うことができる。
レスバス８がＤＭＡ転送制御装置２から出力されるアド
レスイネーブル信号ａ8 により制御されるアドレスバス
バッファ５により２分割され、アドレスイネーブル信号
ａ8 が有効時には、中央処理装置１からメインメモリ３
へのアドレスは流れないようアドレスバスバッファ５に
よりコントロールされ、ＤＭＡ転送制御装置２から出力
される内部アドレス（２）ａ8 がメインメモリ３に対し
て出力されている形になる。この様な状態のとき、中央
処理装置１は、ＤＭＡ転送制御装置２に対するアドレス
を内部アドレスバスａ2 に、セットさせたい情報をロー
カルデータバスａ1 出力する。アドレスをデコードし、
ＤＭＡ転送制御装置２に対するアクセスだと認識したＤ
ＭＡ転送制御装置２は、制御信号ａ3 と下位アドレスａ
11により増設レジスタ（１）〜（３）１２を選択し、情
報を選択された増設レジスタ群１２にセットする。この
ときのＤＭＡ転送はバイト転送とし、ＤＭＡ転送で使用
されていないデータバス６を使用することとなる。ここ
では、データバス６を１６ビット構成とし、データバス
（２）６を上位ビットデータバスとして使用している。
このＤＭＡ転送中に中央処理装置１がＤＭＡ転送制御装
置２に対してデータセットをする場合、ステータスレジ
スタ群９、カウントレジスタ１０、アドレスレジスタ１
１に対して直接データをセットできないため、一度増設
レドスタ群１２にデータをセットしておき、ＤＭＡ転送
が終了した後、ステータスレジスタ９、カウントレジス
タ１０、アドレスレジスタ１１に対して書き込みを行
う。この書き込み動作により再びＤＭＡ転送制御装置２
はＤＭＡ転送を行うことができる。
【００１３】
【発明の効果】以上説明したように本発明は、周辺装置
コントローラ、メインメモリ間のＤＭＡ転送中に、中央
処理装置による次のＤＭＡ転送用のデータセットをＤＭ
Ａ転送制御装置に対して行なわせることを可能としたこ
とによりシステムバスが中央処理装置のみに占有される
ことなく、システムの処置時間を短縮することができる
という効果を有する。
コントローラ、メインメモリ間のＤＭＡ転送中に、中央
処理装置による次のＤＭＡ転送用のデータセットをＤＭ
Ａ転送制御装置に対して行なわせることを可能としたこ
とによりシステムバスが中央処理装置のみに占有される
ことなく、システムの処置時間を短縮することができる
という効果を有する。
【図１】本発明の一実施例である情報処理装置構成例で
ある。
ある。
【図２】本発明のＤＭＡ転送制御装置のブロック図であ
る。
る。
１ 中央処理装置
２ ＤＭＡ転送制御装置
３ メインメモリ
４ 周辺装置コントローラ
５ アドレスバスバッファ
６ データバス
７ 制御用バス
８ アドレスバス
９ ステータスレジスタ群
１０ カウントレジスタ
１１ アドレスレジスタ
１２ 増設レジスタ群
１３ アドレスバッファ
１４ コントロールロジック
ａ1 ローカルデータバス
ａ2 内部アドレスバス
ａ3 制御信号
ａ4 内部データバス（１）
ａ5 内部データバス（２）
ａ6 内部アドレス（１）
ａ7 内部アドレス（２）
ａ8 アドレスイネーブル信号
ａ9 メインメモリ制御信号
ａ10 チップセレクト信号
ａ11 下位アドレス
ａ12 バスホールド許可信号
ａ13 バスホールド要求信号
ａ14 データ転送要求信号
ａ15 データ転送許可信号
ａ16 転送終了信号
ａ17 内部データバス（３）
Claims (3)
- 【請求項１】 システムバス上に接続され中央処理装置
を介さずにメインメモリと周辺装置コントローラ間のデ
ータ転送（ＤＭＡ）を制御するＤＭＡ転送制御装置にお
いて、ＤＭＡの転送方向、バイト／ワード転送、および
転送終了を含むＤＭＡ転送の状態を監視するステータス
レジスタ群と、ＤＭＡ転送長を更新し、更新回数がある
値となった場合転送終了信号を出力するカウントレジス
タと、ＤＭＡ転送用アドレスをアドレスバッファを介し
て前記システムバス上に出力するアドレスレジスタと、
前記システムバスと前記ステータスレジスタ群、カウン
トレジスタ、およびアドレスレジスタとの中間に位置
し、それぞれのレジスタと同様の動作を行う増設レジス
タ群と、前記システムバスから制御情報を受取り、装置
内バス制御およびＤＭＡ転送制御を行うコントロールロ
ジックとを有することを特徴としたＤＭＡ転送制御装
置。 - 【請求項２】 前記増設レシスタ群が、前記中央処理装
置から前記システムバス上に出力されたチップセレクト
信号、増設レジスタ選択の為の下位アドレス、および情
報セットの為の制御信号により、前記テータスレジスタ
群にセットさるべき前記ＤＭＡ転送の状態を一時保持す
る増設レジスタと、前記カウントレジスタにセットさる
べき前記転送長の情報を一時保持する増設レジスタと、
前記アドレスレジスタにセットさるべきＤＭＡ開始アド
レス情報を一時保持する増設レジスタとで構成されてい
ることを特徴とする、請求項１のＤＭＡ転送制御装置。 - 【請求項３】 前記コントロールロジックが、前記ステ
ータスレジスタ群、カウントレジスタ、増設レジスタ
群、アドレスレジスタ、およびアドレスバッファのバス
制御を行うバスコントロールロジックと、バスホールド
要求信号を前記前記システムバスに送ってＤＭＡ転送を
行わせ、前記転送終了信号を受けると前記バスホールド
要求信号を無効とすることによりＤＭＡ転送を終了する
ＤＭＡコントロールロジックとからなることを特徴とす
る、請求項１又は請求項２のＤＭＡ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19233391A JPH0535655A (ja) | 1991-07-31 | 1991-07-31 | Ｄｍａ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19233391A JPH0535655A (ja) | 1991-07-31 | 1991-07-31 | Ｄｍａ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535655A true JPH0535655A (ja) | 1993-02-12 |
Family
ID=16289543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19233391A Withdrawn JPH0535655A (ja) | 1991-07-31 | 1991-07-31 | Ｄｍａ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535655A (ja) |
-
1991
- 1991-07-31 JP JP19233391A patent/JPH0535655A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5275414B2 (ja) | リードアドレス可能バーチャルｄｍａコントロール及び状態レジスタ | |
| US6173353B1 (en) | Method and apparatus for dual bus memory transactions | |
| JPS6035696B2 (ja) | デ−タ処理装置における母線制御装置 | |
| US6766386B2 (en) | Method and interface for improved efficiency in performing bus-to-bus read data transfers | |
| JPH04363746A (ja) | Ｄｍａ機能を有するマイクロコンピュータシステム | |
| US6662258B1 (en) | Fly-by support module for a peripheral bus | |
| JPS6111873A (ja) | １６ビツトマイクロプロセツサによる８ビツトおよび１６ビツトの各周辺装置へのアクセス方法 | |
| JPH0535655A (ja) | Ｄｍａ転送制御装置 | |
| JPS61166647A (ja) | マイクロプロセツサ装置およびアドレス可能なメモリから情報を読出すためのアクセス方法 | |
| JP3480961B2 (ja) | メモリアクセス方法 | |
| JP3201439B2 (ja) | ダイレクト・メモリ・アクセス・制御回路 | |
| KR100606698B1 (ko) | 인터페이스 장치 | |
| JPS6162961A (ja) | 入出力機器 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH06161945A (ja) | メモリデータ転送装置 | |
| JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ | |
| JPS63239549A (ja) | デ−タ・チエイニング制御方式 | |
| JPH05204830A (ja) | 入出力制御装置 | |
| JPH08161255A (ja) | メモリ制御装置 | |
| JPH02307149A (ja) | 直接メモリアクセス制御方式 | |
| JPH04346150A (ja) | データ転送処理システム | |
| JPH0668019A (ja) | Ｄｍａ制御装置 | |
| JPH0322650A (ja) | 通信制御装置 | |
| JPS6121559A (ja) | メモリ間デ−タ直接転送方式 | |
| JPH05120210A (ja) | マイクロコンピユータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |