JPH0535253A

JPH0535253A - 動画表示制御装置

Info

Publication number: JPH0535253A
Application number: JP3020537A
Authority: JP
Inventors: Tatsuhiko Hori; 達彦堀
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-01-21
Filing date: 1991-01-21
Publication date: 1993-02-12

Abstract

(57)【要約】［目的］出力表示画面上で、動画画面の表示位置を任
意に設定できるようにし、マンマシンインタフェースの
向上を図る。［構成］動画表示データ発生器５は、動画表示データ
を発生して副フレームメモリ６に格納する。動画表示制
御回路７′は、動画画面の１走査線分のデータを副フレ
ーム６の任意の位置から読み出す。そして、読み出した
データを内部のレジスタに転送して保持する。このデー
タは、順次循環して出力される。切換制御回路９は、出
力表示信号Ａと動画表示信号Ｂとを適当に切換えて画面
の合成を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサ等
の処理結果を表示装置に表示するとともに、この表示に
重ねて動画表示を行なう動画表示制御装置に関する。

【０００２】

【従来の技術】一般に、マイクロプロセッサ等の演算処
理装置には、その処理結果をオペレータに示すために表
示装置が接続されている。即ち、演算処理装置は、文字
や図形を作成し、表示装置を介してオペレータに情報を
伝達する。通常、このような表示装置には、ＣＲＴ(Cat
hode Ray Tube)が用いられている。一方、演算処理装置
は、マンマシンインタフェースの向上を図るため、表示
装置に動画を表示している。このような動画により、文
字や図形にない豊富な情報をオペレータに伝達すること
ができる。

【０００３】図２は、従来の動画表示制御装置の構成を
示すブロック図である。図示の装置は、演算処理装置１
と、主フレームメモリ２と、タイミング制御回路３と、
インタフェース制御回路４、７と、動画表示データ発生
器５と、副フレームメモリ６と、表示信号切換回路８
と、切換制御回路９と、表示装置１０とから成る。演算
処理装置１は、演算処理や各種の制御を行なうととも
に、処理結果などを表わす文字や図形を主フレームメモ
リ２に書き込む。主フレームメモリ２は、表示装置１０
に表示される画像を保持するメモリである。タイミング
制御回路３は、主フレームメモリ２の内容を表示装置１
０に転送する時のタイミング信号を生成する。

【０００４】インタフェース回路４は、主フレームメモ
リ２から転送されてくる表示データを出力表示信号Ａに
変換する。動画表示データ発生器５は、通常１／３０秒
で１画面の画像を生成する。副フレームメモリ６は、動
画の表示データを保持するメモリである。この副フレー
ムメモリ６が保持する表示データは動画であるため、常
時動画表示データ発生器５から送られてくるデータで内
容を更新する必要がある。従って、演算処理装置１が処
理結果を書き込む動作と、動画データを更新する動作が
競合しないようにするため、主フレームメモリ２の他に
副フレームメモリ６が別個に設けられているのである。

【０００５】インタフェース回路７は、動画表示用のイ
ンタフェース回路であり、副フレームメモリ６から転送
されてくる表示データを表示信号Ｂに変換する。表示信
号切換回路８は、出力表示信号Ａ及び動画表示信号Ｂを
切り換える回路である。切換制御回路９は、表示信号切
換回路８の動作を制御する回路である。この切換制御回
路９は、演算処理装置１が指示する表示座標に従って、
演算処理装置１が作成した出力表示信号Ａか又は動画表
示データ発生器５が発生した表示信号Ｂのいずれか一方
を、表示装置１０への表示信号として選択する。表示装
置１０は、ＣＲＴや液晶表示装置等から成る。

【０００６】図３は、表示装置の表示状態を示す図であ
る。図示のように、演算処理装置１が指示する座標（Ｘ
１，Ｘ２，Ｙ１，Ｙ２）の領域内に動画が表示される。
他の領域には演算処理装置１が作成した文字や図形が表
示される。

【０００７】図４は、表示信号のタイムチャートであ
り、図５は、フレームメモリの読み出し手順の説明図で
ある。図４に示す非表示期間、即ち水平方向の帰線期間
において、図５に示すように主フレームメモリ２又は副
フレームメモリ６に保持されているデータの中の１走査
線分のデータを同時にレジスタに転送する。このレジス
タのデータは１つのクロック信号によって直列に出力可
能であり、表示期間中では順次データを出力する。この
ために、１画素周期のクロックがレジスタに与えられ
る。尚、副フレームメモリ６からレジスタへデータ転送
する際に、フレームメモリマトリクス上で最初に出力す
る画素のアドレスを指定することによって、任意の画素
から直列に出力を行なうようにされている。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。図６は、
動画画面の表示位置の説明図である。図６（ａ）の場合
は、フレームメモリマトリクスからレジスタへデータ転
送する際の画素アドレスの指定によって図示のように表
示位置を合せることができる。一方、図６（ｂ）の場合
は、動画の先頭画素を出力するまでに、図６（ａ）に比
較して余分な期間ｔがある。このため、その期間ｔにお
いて、レジスタからデータを順次出力するための１画素
周期のクロックを停止する回路が新たに必要となる。

【０００９】以上のように、図６（ａ）のように、表示
装置１０の画面の左上に動画画面の一部又は全部を表示
する場合以外には、新たな付加回路が必要となる。つま
り、ハードウェアを新たに追加しなければ、図６（ｂ）
のように、表示装置１０の画面の任意の位置に動画画面
を表示することができないという問題があった。本発明
は、以上の点に着目してなされたもので、直列出力用の
１画素クロックの制御等を伴わずに、動画画面の表示位
置を任意に設定できるようにした動画表示制御装置を提
供することを目的とするものである。

【００１０】

【課題を解決するための手段】本発明の動画表示制御装
置は、データの演算処理を行なう演算処理装置と、当該
演算処理装置の出力表示画面を構成する表示データを格
納する主フレームメモリと、当該主フレームメモリ内の
表示データを出力表示信号に変換する出力表示制御回路
と、前記出力表示画面に合成する動画画面を構成する動
画表示データを出力する動画表示データ発生器と、当該
動画表示データを格納する副フレームメモリと、当該副
フレームメモリ内の１走査線分の動画表示データを保持
し、表示周期に同期して当該動画表示データを順次出力
し、１走査分の画素数以上の表示周期が与えられた場合
再び最初の動画表示データから順次データの出力を行な
って動画表示信号に変換する動画表示制御回路と、当該
動画表示信号と、前記出力表示信号とを、前記演算処理
装置の指示により切換える切換制御回路とを備えたこと
を特徴とするものである。

【００１１】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の動画表示制御装置の実施
例のブロック図である。図示の装置は、演算処理装置１
と、主フレームメモリ２と、タイミング制御回路３と、
出力表示制御回路４′と、動画表示データ発生器５と、
副フレームメモリ６と、動画表示制御回路７′と、表示
信号切換回路８と、切換制御回路９と、表示装置１０と
から成る。演算処理装置１は、演算処理や各種の制御を
行なうとともに、処理結果などを表わす文字や図形を主
フレームメモリ２に書き込む。主フレームメモリ２は、
表示装置１０に表示される画像を保持するメモリであ
る。タイミング制御回路３は、主フレームメモリ２の内
容を表示装置１０に転送する時のタイミング信号を生成
する。

【００１２】出力表示制御回路４′は、主フレームメモ
リ２から転送されてくる表示データを出力表示信号Ａに
変換する。動画表示データ発生器５は、通常１／３０秒
で１画面の画像を生成する。副フレームメモリ６は、動
画の表示データを保持するメモリである。この副フレー
ムメモリ６が保持する表示データは動画であるため、常
時１／３０秒の周期で動画表示データ発生器５から送ら
れてくるデータで内容が更新される。

【００１３】動画表示制御回路７′は、動画表示用のイ
ンタフェース回路であり、副フレームメモリ６から転送
されてくる表示データを動画表示信号Ｂに変換する。こ
の動画表示制御回路７′には、副フレームメモリ６内の
１走査線分の動画表示データを保持するためのレジスタ
が設けられている。このレジスタは、表示周期に同期し
て当該動画表示データを順次出力する。また、このレジ
スタは、１走査分の画素数以上の表示周期が与えられた
場合再び最初の動画表示データから順次データの出力を
行なう。表示信号切換回路８は、出力表示信号Ａ及び動
画表示信号Ｂを切り換える回路である。切換制御回路９
は、表示信号切換回路８の動作を制御する回路である。
この切換制御回路９は、演算処理装置１が指示する表示
座標に従って、演算処理装置１が作成した出力表示信号
Ａか又は動画表示データ発生器５が発生した表示信号Ｂ
のいずれか一方を、表示装置１０への表示信号として選
択する。表示装置１０は、ＣＲＴや液晶表示装置等から
成る。

【００１４】図７は、動画画面の表示位置の計算手順の
説明図である。図示の表示例では、演算処理装置１が作
成した画面の中に、動画画面が表示されている。この図
において、表示装置１０上の動画画面の合成部の最も左
の座標をＸＡとする。また、副フレームメモリ６上の動
画画面の合成部の最も左の座標をＸＢとする。図７
（ａ）では、ＸＡ≦ＸＢとなっている。この場合、動画
表示制御回路７′内のレジスタの先頭にＸＢ−ＸＡの座
標の画素アドレスを指定し、水平同期期間中にレジスタ
にデータ転送を行なう。一方、図７（ｂ），（ｃ）で
は、ＸＡ＞ＸＢとなっている。この場合、動画画面の１
走査線にある画素数をｘとすると、ｘ−（ＸＡ／ｘの余
り）、即ち図中のｄを求める。ＸＢ＜ｄ（図７（ｂ））
の場合は、ｘ−（ｄ−ＸＢ）を画素アドレスとして指定
し、レジスタへデータ転送を行なう。一方、ＸＢ≧ｄ
（図７（ｃ））の場合は、ＸＢ−ｄを画素アドレスとし
て指定し、レジスタへデータ転送を行なう。このように
して求めた座標の画素がレジスタの先頭に転送され、出
力表示信号Ａ及び動画表示信号Ｂともに同期して順次画
素出力を行なえば、動画表示信号Ｂ側のレジスタから動
画表示データが循環して出力されるので、ＸＡの時点で
丁度ＸＢの画素がレジスタから出力されることになる。

【００１５】図８は、本発明に係る装置の動作を示すタ
イムチャートである。この図７（ａ）、（ｂ）、（ｃ）
は、それぞれ図６（ａ）、（ｂ）、（ｃ）に対応する動
作タイムチャートである。図８（ａ）では、垂直同期信
号及び水平同期信号に同期して出力表示信号Ａが出力さ
れる。一方、垂直同期信号及び水平同期信号に同期して
動画表示信号Ｂが出力される。この動画表示信号Ｂは、
副フレームメモリ６上でＸＢ−ＸＡの位置からのデータ
を基に出力される。すると、出力表示信号Ａの位置ＸＡ
と、動画表示信号Ｂの位置ＸＢとが一致する。切換制御
信号は、動画表示信号Ｂの位置ＸＢでハイレベルからロ
ウレベルにされ、動画表示信号Ｂの位置０でロウレベル
からハイレベルに戻される。これにより、ＣＲＴ表示信
号は、図示のように、出力表示信号Ａと、動画表示信号
Ｂとを合成したものとなる。従って、図７（ａ）に示す
ような合成画像が得られる。

【００１６】図８（ｂ）では、垂直同期信号及び水平同
期信号に同期して出力表示信号Ａが出力される。一方、
垂直同期信号及び水平同期信号に同期して動画表示信号
Ｂが出力される。この動画表示信号Ｂは、副フレームメ
モリ６上でｘ−（ｄ−ＸＢ）の位置からのデータを基に
出力される。すると、動画表示制御回路７′のレジスタ
から動画表示データが循環して出力され、２回に亘って
位置０を経た後、出力表示信号Ａの位置ＸＡと、動画表
示信号Ｂの位置ＸＢとが一致する。切換制御信号は、動
画表示信号Ｂの位置ＸＢでハイレベルからロウレベルに
され、動画表示信号Ｂの位置０でロウレベルからハイレ
ベルに戻される。これにより、ＣＲＴ表示信号は、図示
のように、出力表示信号Ａと、動画表示信号Ｂとを合成
したものとなる。従って、図７（ｂ）に示すような合成
画像が得られる。

【００１７】図８（ｃ）では、垂直同期信号及び水平同
期信号に同期して出力表示信号Ａが出力される。一方、
垂直同期信号及び水平同期信号に同期して動画表示信号
Ｂが出力される。この動画表示信号Ｂは、副フレームメ
モリ６上でＸＢ−ｄの位置からのデータを基に出力され
る。すると、動画表示制御回路７′のレジスタから動画
表示データが循環して出力され、１回位置０を経た後、
出力表示信号Ａの位置ＸＡと、動画表示信号Ｂの位置Ｘ
Ｂとが一致する。切換制御信号は、動画表示信号Ｂの位
置ＸＢでハイレベルからロウレベルにされ、動画表示信
号Ｂの位置０でロウレベルからハイレベルに戻される。
これにより、ＣＲＴ表示信号は、図示のように、出力表
示信号Ａと、動画表示信号Ｂとを合成したものとなる。
従って、図７（ｃ）に示すような合成画像が得られる。

【００１８】図９は、動画表示制御回路７′内のレジス
タの一構成例を示す図である。この図は、レジスタの出
力の循環動作を示すものである。これは、従来あるシフ
トレジスタで構成することができる。図１０は、動画表
示制御回路７′内のレジスタの他の構成例を示す図であ
る。図示の例では、従来のレジスタに、マルチプレクサ
を接続し、カウンタにより当該マルチプレクサからの出
力を制御して、データの循環出力を実現している。尚、
上述した実施例においては、演算処理装置１の出力表示
画面に１つの動画画面を合成表示する場合について説明
したが、本発明はこれに限らず、２つ以上の動画画面を
合成表示する場合にも適用できる。

【００１９】

【発明の効果】以上説明したように、本発明の動画表示
制御装置は、動画表示制御回路の１走査線のデータを循
環して出力するようにしたので、演算処理装置が作成し
た出力表示画面の任意の領域に動画を表示することがで
きる。また、その領域には動画画面上の任意の位置のデ
ータを表示することができる。従って、出力表示画面上
でオペレータが見やすい位置に動画画面の適切な部分を
表示することができ、この結果、マンマシンインタフェ
ースの向上を図ることができる。

【図面の簡単な説明】

【図１】本発明の動画表示制御装置の実施例のブロック
図である。

【図２】従来の動画表示制御装置の構成を示すブロック
図である。

【図３】表示装置の表示状態を示す図である。

【図４】表示信号のタイムチャートである。

【図５】フレームメモリの読み出し手順の説明図であ
る。

【図６】動画画面の表示位置を示す図である。

【図７】動画画面の表示位置の計算手順の説明図であ
る。

【図８】本発明に係る装置の動作を示すタイムチャート
である。

【図９】レジスタの一構成例を示す図である。

【図１０】レジスタの他の構成例を示す図である。

【符号の説明】

１演算処理装置２主フレームメモリ３タイミング制御回路４′ 出力表示制御回路５動画表示データ発生器６副フレームメモリ７′ 動画表示制御回路８表示信号切換回路９切換制御回路１０表示装置

Claims

【特許請求の範囲】【請求項１】データの演算処理を行なう演算処理装置
と、当該演算処理装置の出力表示画面を構成する表示データ
を格納する主フレームメモリと、当該主フレームメモリ内の表示データを出力表示信号に
変換する出力表示制御回路と、前記出力表示画面に合成する動画画面を構成する動画表
示データを出力する動画表示データ発生器と、当該動画表示データを格納する副フレームメモリと、当該副フレームメモリ内の１走査線分の動画表示データ
を保持し、表示周期に同期して当該動画表示データを順
次出力し、１走査分の画素数以上の表示周期が与えられ
た場合再び最初の動画表示データから順次データの出力
を行なって動画表示信号に変換する動画表示制御回路
と、当該動画表示信号と、前記出力表示信号とを、前記演算
処理装置の指示により切換える切換制御回路とを備えた
ことを特徴とする動画表示制御装置。