JPH05343665A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ホットキャリア耐性に優れた電界効果トラン
ジスタを提供する。 【構成】 シリコン基板５１のアクティブ領域の所定部
分上にゲート絶縁膜５３を設ける。このゲート絶縁膜５
３上及びシリコン基板５１のフィールド領域５５上に亙
ってゲート電極５７を設ける。このゲート電極５７の側
壁上及びアクティブ領域上に亙って絶縁膜６１を設け
る。この絶縁膜６１の、ゲート電極５７の側壁と対向す
る部分上に導電性材料で構成したサイドウオール６３を
設ける。そして、フィールド領域５５においてゲート電
極５７側壁上の絶縁膜を除去してあり、この除去部分６
５においてサイドウオール６３とゲート電極５７とを接
続してある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、導電性材料で構成し
たサイドウオールを有するＭＯＳ型の電界効果トランジ
スタ（ＭＯＳＦＥＴ）に関するものである。

【０００２】

【従来の技術】半導体集積回路の高集積化に伴い半導体
集積回路の主要構成素子であるＭＯＳＦＥＴの短チャネ
ル化がますます進められる。しかし、ＭＯＳＦＥＴでは
チャネルが短縮されるとホットキャリア耐性が劣化す
る。そこで、その対策が図れる素子構造が従来から種々
提案されている。

【０００３】その一例として、例えば文献（日経マイク
ロデバイス(1988.4.No.34)，ｐｐ．５８−６４）に開示
の、ＧＯＬＤ(gate-drain overlapped device ) と称さ
れるＭＯＳＦＥＴがあった。図７はこのＭＯＳＦＥＴの
要部構造を概略的に示した断面図である。

【０００４】このＭＯＳＦＥＴは、ｐ型シリコン基板１
１にいわゆるＬＤＤ(lightly dopeddrain) 構造と称さ
れるソース・ドレイン領域１３が設けられ、さらに、こ
のシリコン基板１１上にゲート絶縁膜１５が設けられ、
さらにゲート電極１７がｎ^-不純物領域１３ａ上側にま
でオーバーラップするよう設けられた、構成のものであ
った。

【０００５】しかし、このＧＯＬＤと称されるＭＯＳＦ
ＥＴを製造するには上記文献にも開示のように通常のＬ
ＤＤ構造より工数がかかる。

【０００６】これを解決する方法として、通常のＬＤＤ
構造のＭＯＳＦＥＴにおけるサイドウオールを導電性材
料で構成し、この導電性材料で構成したサイドウオール
とゲート電極とを接続しておく構造が考えられる。この
構造によれば、ゲート電極の電位と同電位の導電性サイ
ドウオールがｎ^- 不純物領域上に位置するので、ＧＯＬ
Ｄ型ＭＯＳＦＥＴと同様にホットキャリア耐性の向上が
図れると考えられるからである。この場合、ゲート電極
と導電性材料で構成したサイドウオールとの接続は、以
下の図８（Ａ）に示す平面図及びそのＩ−Ｉ線位置での
断面図（図８（Ｂ））を参照して説明するように、シリ
コン基板２１のフィールド絶縁膜２３が形成された領域
において、ゲート電極２５の一部を露出させ、この露出
部分と導電性サイドウオール２７とを接続用配線２９に
よって接続する構造が考えられる。ここで、図８（Ａ）
または図８（Ｂ）において３１は絶縁膜、３３ａはいま
着目しているＭＯＳＦＥＴのソース・ドレイン領域であ
る。また、３３ｂ、３３ｃは、図８（Ａ）が半導体集積
回路を図示したものと考えた場合に、着目ＭＯＳＦＥＴ
の一方側、他方側に隣接する各ＭＯＳＦＥＴのソース・
ドレイン領域であり、また、図８（Ａ）中のＰは隣接ト
ランジスタ間距離である。

【０００７】

【発明が解決しようとする課題】しかしながら、ゲート
電極２５と導電性サイドウォール２７とを電気的に接続
するための図８を用いて説明した従来の構造では、図８
（Ｂ）の断面図に示したように、接続用配線２９がゲー
ト電極２５及び基板２１で構成される段差にかかって形
成されるため、特にこの段差の肩部（図８（Ｂ）中Ｑで
示した部分）で配線の断ち切れが発生するという問題点
があった。

【０００８】この出願はこのような点に鑑みなされたも
のであり、従って、この出願の第一発明の目的は、上述
の問題点を解決し、ホットキャリア耐性が得られかつゲ
ート電極と導電性サイドウォールとの電気的接続を良好
に行なえる構造を有する電界効果トランジスタを提供す
ることにある。また、第二発明の目的は第一発明の電界
効果トランジスタを容易に製造できる方法を提供するこ
とにある。

【０００９】

【課題を解決するための手段】この目的の達成を図るた
め、この出願の第一発明によれば、半導体基板のアクテ
ィブ領域の所定部分上にゲート絶縁膜を具え、該ゲート
絶縁膜上及び前述の半導体基板のフィールド領域上に亙
ってゲート電極を具え、該ゲート電極のソース・ドレイ
ン領域側の側壁の少なくとも一方の側壁上及び前述のア
クティブ領域上に亙って絶縁膜を具え、該絶縁膜の前述
のゲート電極側壁と対向する部分上に導電性材料で構成
したサイドウオールを具える電界効果トランジスタにお
いて、フィールド領域においてゲート電極側壁上の絶縁
膜を除去してあり、この除去部分において導電性材料で
構成したサイドウオールとゲート電極とを接続してある
ことを特徴とする。

【００１０】なお、ここでいうゲート電極において、こ
れのフィールド絶縁膜上に形成されている部分は、ＦＥ
Ｔでの電流制御に供する本来のゲートではない。しか
し、この部分も本来のゲートと共に形成（パターニング
等）されるのが一般的であるのでこの発明においてはゲ
ート電極と包括して記述している（第二発明において同
じ。）。

【００１１】この第一発明の実施に当たり、前述のゲー
ト電極及び導電性サイドウオールの接続部分においてこ
れらゲート電極及び導電性サイドウオール間にオーミッ
ク接触用材料を設けるのが好適である。ここで、オーミ
ック接触用材料とは、ゲート電極及びサイドウオール間
をオーミック性良く接続し得る材料をいい、ゲート電極
及びサイドウオールそれぞれがいかなる材料で構成され
ているかに応じ適正に選択できる。

【００１２】また、この出願の第二発明の電界効果トラ
ンジスタの製造方法によれば、フィールド絶縁膜及びゲ
ート絶縁膜形成済みの半導体基板上の前述のゲート絶縁
膜及びフィールド絶縁膜上に亙ってゲート電極を形成す
る第１の工程と、該ゲート電極及び半導体基板上に絶縁
膜を形成する第２の工程と、該絶縁膜の、前述のフィー
ルド絶縁膜上側に当たる部分の所定部分を除去する第３
の工程と、該除去済み試料上に導電性サイドウオール形
成用薄膜を形成する第４の工程とを含むことを特徴とす
る。

【００１３】この第二発明の実施に当たり、前述の第３
の工程後で第４の工程前に、少なくとも前述の絶縁膜除
去で露出されたゲート電極部分上にオーミック接触用材
料を形成するのが好適である。

【００１４】

【作用】この第一発明の構成によれば、導電性材料で構
成したサイドウオール（以下、「導電性サイドウオー
ル」と略称することもある。）とゲート電極とを直接に
またはオーミック接触用材料を介し接続する。このた
め、図８を用いて説明した従来方法で用いていた接続用
配線が不要になるから、配線の断ち切れの問題も生じな
い。

【００１５】また、導電性サイドウオールとゲート電極
とをアクティブ領域ではなくフィールド領域において接
続するので、この接続をアクティブ領域において行なう
場合に比べ次のような作用が得られる。

【００１６】導電性サイドウオールとゲート電極とをア
クティブ領域において接続する場合、ゲート電極近傍の
基板部分上に導電性サイドウオールを基板（ソース・ド
レイン領域）から電気的に絶縁するため設けてある絶縁
膜（通常はゲート絶縁膜に連なる膜。以下、「ゲート近
傍絶縁膜」とも言う。）の全部又は一部が、ゲート電極
の側壁を露出させるためのこの側壁上の絶縁膜の除去工
程で、除去されてしまう。ここで、ゲート近傍絶縁膜が
全部除去された場合は導電性サイドウオールがソース・
ドレイン領域と短絡するのでＭＯＳＦＥＴとしての動作
ができない。また、ゲート近傍絶縁膜が全部除去されな
いまでも一部除去されてその膜厚がゲート絶縁膜より薄
くなると、この発明では導電性サイドウオールはゲート
電極と同電位になることから、ＭＯＳＦＥＴの耐圧はゲ
ート近傍絶縁膜により規定されてしまうことになる。こ
の結果ＭＯＳＦＥＴの耐圧低下が生じる。しかし、この
発明では、導電性サイドウオールとゲート電極とをフィ
ールド領域で接続しているので、ゲート近傍絶縁膜が損
傷されることはないので上述のような動作不良や耐圧劣
化は生じない。

【００１７】また、この発明を実施するに当たり、ゲー
ト電極の側壁に絶縁膜をそもそも設けることなく導電性
サイドウオールを直に設けることとすればゲート電極側
壁の絶縁膜除去に起因する上述の問題は生じないと考え
られる。しかし、ゲート電極側壁に絶縁膜を設けないよ
うにすることは、主に以下に図９（Ａ）及び（Ｂ）を参
照し説明する理由（ａ）及び、図１０（Ａ）及び（Ｂ）
を参照し説明する理由（ｂ）から困難である。なお、図
９及び図１０はいずれも試料のゲート電極近傍部分をゲ
ート長方向に添って切った断面図である。

【００１８】（ａ）一般に、シリコン基板４１にゲート
絶縁膜４３を形成後この上にゲート電極形成用薄膜を形
成しこれをゲート電極形状に加工する際のエッチング加
工は、ゲート電極形成用薄膜及びゲート絶縁膜構成材料
両者のエッチングレート差を利用しゲート絶縁膜をエッ
チングストッパとして利用して行なわれる。この際ゲー
ト絶縁膜は全くエッチングされないのではなく数ｎｍ程
度はエッチングされるので、加工後の試料では、図９
（Ａ）に示すように、ゲート近傍絶縁膜の膜厚ｔ₁ はゲ
ート絶縁膜４３の膜厚ｔ₂ より薄くなる。この状態でゲ
ート電極４５の側壁に導電性サイドウオール４７を設け
構成したＭＯＳＦＥＴ（図９（Ｂ））の耐圧は、ゲート
近傍絶縁膜の膜厚ｔ₁ により規定されるので耐圧低下の
原因を含むものとなる。これは、ＭＯＳＦＥＴの縮小化
において比例縮小則に従いゲート絶縁膜がますます薄く
されることを考えると一層問題となる。

【００１９】（ｂ）これを回避するためには、図１０
（Ａ）に示すように、ゲート近傍絶縁膜上にのみ絶縁膜
４９を別途に形成することによりゲート近傍絶縁膜の膜
厚をｔ₃ （ｔ₃ ＞ｔ₂ ）にすることが考えられる。しか
し、現在の成膜技術ではゲート電極４５の側壁に絶縁膜
を形成することなくゲート近傍絶縁膜上のみに絶縁膜を
形成することはできないから、どうしても絶縁膜４９は
図１０（Ｂ）に示すように、ゲート電極４５をも覆うよ
うに（即ちゲート電極側壁上にも）形成されてしまう。
したがって、この発明のようにフィールド領域でゲート
電極側壁と導電性サイドウオールとを接続する構成は有
用になる。

【００２０】また、第一発明において、ゲート電極及び
導電性サイドウオールの接続部分においてこれらゲート
電極及び導電性サイドウオール間にオーミック接触用材
料を設ける構成では、ゲート電極を例えば酸化され易い
材料で構成した場合でもこのゲート電極と導電性サイド
ウオールとの電気的接続を良好にする。

【００２１】また、第二発明の電界効果トランジスタの
製造方法によれば、第一発明の電界効果トランジスタを
容易に製造できる。

【００２２】

【実施例】以下、図面を参照して、この出願の第一発明
の電界効果トランジスタ及び、第二発明の電界効果トラ
ンジスタの製造方法の各実施例についてそれぞれ説明す
る。しかしながら、説明に用いる各図は、これらの発明
が理解できる程度に、各構成成分の寸法、形状及び配置
関係を概略的に示してあるにすぎない。

【００２３】１．第一発明の説明 １−１．第１実施例 先ず、図１〜図３を参照して第一発明の第１実施例につ
いて説明する。ここで、図１は第１実施例の電界効果ト
ランジスタを多数有する半導体集積回路の、複数個のト
ランジスタを有する部分を一部切り欠いて示した斜視図
である。また、図２は図１に示した部分を半導体基板上
方から見て示した平面図である。また、図３は、図１及
び図２に示した部分をこれら図中のＩ−Ｉ線に沿って切
って示した要部断面図である。

【００２４】この第１実施例の電界効果トランジスタ
は、半導体基板としてのシリコン基板５１のアクティブ
領域の所定部分上にゲート絶縁膜５３を具え、このゲー
ト絶縁膜５３上及びシリコン基板５１のフィールド領域
５５（図２では斜線を付してある。）上に亙ってゲート
電極５７を具え、このゲート電極５７のソース・ドレイ
ン領域５９側の側壁の少なくとも一方の側壁（この例で
は両側壁）上及びアクティブ領域上に亙って絶縁膜６１
を具え、この絶縁膜６１の、ゲート電極５７の側壁と対
向する部分上に導電性材料で構成したサイドウオール６
３を具える。さらに、フィールド領域５５においてゲー
ト電極５７側壁上の絶縁膜を除去してあり、この除去部
分６５においてサイドウオール６３とゲート電極５７と
を接続して構成してある。また、この実施例のソース・
ドレイン領域５９は、所定濃度の不純物領域５９ａとこ
の領域５９ａより低濃度な不純物領域５９ｂとから成る
いわゆるＬＤＤ構造となっている。

【００２５】なお、図１ではフィールド領域５５上のゲ
ート電極部分上の絶縁膜を全て除去して除去部分６５と
している例を示してあるが、この除去部分６５の面積は
設計によって決定でき、フィールド領域５５上のゲート
電極部分の一部分を露出する面積でも勿論良い。また、
配線抵抗を考慮すればこの除去部分６５をフィールド領
域のアクティブ領域に近い部分に設けるのが好ましい。

【００２６】１−２．第２実施例 上述の第１実施例では、フィールド領域５５においてゲ
ート電極５７と導電性サイドウオール６３とを接続する
際に両者を直接接続する構造としていた。しかし、ゲー
ト電極５７を例えばポリシリコンで構成した場合などは
ゲート電極表面が酸化され易いため、ゲート電極５７及
び導電性サイドウオール間をオーミック性良く接続する
ことが困難な場合がある。この第２実施例ではこれを改
善する。

【００２７】そのため、この第２実施例のＭＯＳＦＥＴ
では、図４に示したように、少なくとも導電性のサイド
ウオール６３及びゲート電極５７の接続部分においてこ
れらの間にオーミック接触用材料６７を具えた構成とす
る。なお、図４は図３に対応する位置での断面図であ
る。

【００２８】オーミック接触用材料６７は、ゲート電極
５７の材質に応じた適切な物を用いれば良い。ゲート電
極を例えばポリシリコンで構成する場合であれば、例え
ばＴｉ（チタン）やＣｒ（クロム）などの高融点金属や
シリサイドなどがオーミック接触用材料６７として好適
である。

【００２９】２．第二発明の説明 次に、第二発明である電界効果トランジスタの製造方法
の実施例について説明する。ただし、以下の説明ではソ
ース・ドレイン領域の形成工程に関する説明は省略し、
ゲート電極及びサイドウオールの形成工程について主に
説明する。図５（Ａ）及び（Ｂ）と図６（Ａ）〜（Ｃ）
とはその説明に供する工程図である。いずれの図も実施
例の製造工程中の試料の様子を図５（Ａ）にあっては斜
視図によってまた他の図にあっては図５（Ａ）中のII−
II線に沿う断面図に対応する断面図によってそれぞれ示
してある。

【００３０】まず、シリコン基板５１に公知の方法によ
ってフィールド絶縁膜５５及びゲート絶縁膜５３をそれ
ぞれ形成する。その後、これらゲート絶縁膜５３上及び
フィールド絶縁膜５５上に亙ってゲート電極５７を公知
の方法により形成する（図５（Ａ）参照。）。

【００３１】次に、ゲート電極５７及びシリコン基板５
１上に例えばＣＶＤ（Chemical Vapor Deposition ）法
を用い絶縁膜としての例えばＳｉＯ₂ 膜６１を形成する
（図５（Ｂ））。ゲート電極５７加工時にゲート絶縁膜
５３のゲート電極近傍両側部分の膜厚が薄くなってもこ
の絶縁膜６１によりそれを補える。

【００３２】次に、公知の方法により、絶縁膜６１の、
フィールド絶縁膜５５上側に当たる部分の所定部分を除
去する（図６（Ａ））。

【００３３】次に、この試料上全面に導電性サイドウオ
ール形成用薄膜６３ｘを形成する（図６（Ｂ））。

【００３４】次に、導電性サイドウオール形成用薄膜６
３ｘを例えば異方性エッチング技術により加工する。こ
れにより、導電性サイドウオール６３が得られる。この
導電性サイドウオール６３は、フィールド領域の所定部
分においてゲート電極５７の側壁に直接接続されるので
ゲート電極５７と同電位で駆動される。

【００３５】なお、第一発明の第２実施例の構造のＭＯ
ＳＦＥＴ（図４参照）を製造したい場合には、絶縁膜６
１の選択的な除去後であって導電性サイドウオール形成
用薄膜６３ｘの形成前に少なくとも絶縁膜６１の除去で
露出されたゲート電極部分上にオーミック接触用材料の
薄膜を形成し、その後、導電性サイドウオール形成用薄
膜６３ｘを形成すれば良い。

【００３６】上述においてはこの出願の第一及び第二発
明の実施例についてそれぞれ説明したが、これら発明は
上述した実施例にのみ限定されるものではなく、多くの
変更または変形を行ない得ることは明らかである。

【００３７】

【発明の効果】上述した説明からも明らかなように、こ
の出願の第一発明によれば、導電性材料で構成したサイ
ドウオールとゲート電極とを直接にまたはオーミック接
触用材料を介し接続する。このため、図８を用いて説明
した従来構造で必要としていた接続用配線２９は不要に
なるから、配線の断ち切れの問題は生じない。また、接
続用配線２９を用いた場合はこれを形成する際の微細加
工工程でのマスク合わせ余裕を考慮する必要があるため
例えば図８（Ａ）での隣接するＭＯＳＦＥＴ間距離Ｐに
余裕を持たせる必要が生じ従って高集積化に不利となる
が、この発明ではその構造上ゲート電極及び導電性サイ
ドウオールをセルフアラインで接続できるので距離Ｐを
小さくできるから高集積化に有利である。さらに、導電
性サイドウオールとゲート電極とをアクティブ領域では
なくフィールド領域において接続するので、ＦＥＴ特性
に悪影響を与えることがない。

【００３８】また、第一発明において、ゲート電極及び
導電性サイドウオール間にオーミック接触用材料を設け
る構成では、ゲート電極が例えば酸化され易い材料で構
成された場合などでもこのゲート電極と導電性サイドウ
オールとの電気的接続を良好に行なうことができる。

【００３９】また、第二発明の電界効果トランジスタの
製造方法によれば、第一発明の電界効果トランジスタを
容易に製造できる。

【図面の簡単な説明】

【図１】第１実施例のＦＥＴの説明に供する切り欠き斜
視図である。

【図２】第１実施例のＦＥＴの説明に供する平面図であ
る。

【図３】第１実施例のＦＥＴの説明に供する要部断面図
である。

【図４】第２実施例のＦＥＴの説明に供する要部断面図
である。

【図５】（Ａ）及び（Ｂ）は、製造方法の実施例の説明
に供する工程図である。

【図６】（Ａ）〜（Ｃ）は、製造方法の実施例の説明に
供する図５に続く工程図である。

【図７】従来技術の説明に供する図である。

【図８】（Ａ）及び（Ｂ）は、従来の他の技術及びその
問題点の説明に供する図である。

【図９】（Ａ）及び（Ｂ）は、この発明の作用の説明に
供する図である。

【図１０】（Ａ）及び（Ｂ）は、この発明の作用の説明
に供する図である。

【符号の説明】

５１：半導体基板（シリコン基板） ５３：ゲート絶縁膜 ５５：フィールド領域（フィールド絶縁膜） ５７：ゲート電極 ５９：ソース・ドレイン領域 ６１：絶縁膜 ６３：導電性サイドウオール ６３ｘ：導電性サイドウオール形成用薄膜 ６５：絶縁膜６１の除去部分 ６７：オーミック接触用材料

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板のアクティブ領域の所定部分
   上にゲート絶縁膜を具え、該ゲート絶縁膜上及び前記半
   導体基板のフィールド領域上に亙ってゲート電極を具
   え、該ゲート電極のソース・ドレイン領域側の側壁の少
   なくとも一方の側壁上及び前記アクティブ領域上に亙っ
   て絶縁膜を具え、該絶縁膜の前記ゲート電極側壁と対向
   する部分上に導電性材料で構成したサイドウオールを具
   える電界効果トランジスタにおいて、 フィールド領域においてゲート電極側壁上の絶縁膜を除
   去してあり、この除去部分において導電性材料で構成し
   たサイドウオールとゲート電極とを接続してあることを
   特徴とする電界効果トランジスタ。
2. 【請求項２】 請求項１に記載の電界効果トランジスタ
   において、 導電性材料で構成したサイドウオール及びゲート電極の
   前記接続部分においてこれらゲート電極及びサイドウオ
   ール間にオーミック接触用材料を具えたことを特徴とす
   る電界効果トランジスタ。
3. 【請求項３】 請求項１に記載の電界効果トランジスタ
   を製造するに当たり、フィールド絶縁膜及びゲート絶縁
   膜形成済みの半導体基板上の前記ゲート絶縁膜上及びフ
   ィールド絶縁膜上に亙ってゲート電極を形成する工程
   と、 該ゲート電極及び半導体基板上に絶縁膜を形成する工程
   と、 該絶縁膜の、前記フィールド絶縁膜上側に当たる部分の
   所定部分を除去する工程と、 該除去済み試料上に導電性サイドウオール形成用薄膜を
   形成する工程とを含むことを特徴とする電界効果トラン
   ジスタの製造方法。
4. 【請求項４】 請求項３に記載の電界効果トランジスタ
   の製造方法において、 前記絶縁膜除去後であって前記導電性サイドウオール形
   成用薄膜の形成前に少なくとも前述の絶縁膜除去で露出
   されたゲート電極部分上にオーミック接触用材料の薄膜
   を形成することを特徴とする電界効果トランジスタの製
   造方法。