JPH05343651A - Master slice type integrated circuit device - Google Patents
Master slice type integrated circuit deviceInfo
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- JPH05343651A JPH05343651A JP17363592A JP17363592A JPH05343651A JP H05343651 A JPH05343651 A JP H05343651A JP 17363592 A JP17363592 A JP 17363592A JP 17363592 A JP17363592 A JP 17363592A JP H05343651 A JPH05343651 A JP H05343651A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、マスタ−スライス方式
集積回路装置に関し、特に高精度の定電圧回路を構成す
る場合の素子の利用効率を向上させ、集積度を向上させ
るための構造に係るマスタ−スライス方式集積回路装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a master-slice type integrated circuit device, and more particularly to a structure for improving the utilization efficiency of elements and improving the degree of integration when forming a highly accurate constant voltage circuit. The present invention relates to a master-slice method integrated circuit device.
【0002】[0002]
【従来の技術】従来のマスタ−スライス方式集積回路装
置は、図3(従来の集積回路装置の素子概略図)に示す
ように、チップ全体にトランジスタ、抵抗、コンデンサ
等の素子がマトリクス状に配置されている。なお、図3
において、7は第1の抵抗(7aは使用している第1の
抵抗、7bは使用していない第1の抵抗)であり、8は
第2の抵抗である。また、9は第1のトランジスタであ
り、10は第2のトランジスタ(10aは使用している第2
のトランジスタ、10bは使用していない第2のトランジ
スタ)を示す。2. Description of the Related Art In a conventional master-slice type integrated circuit device, as shown in FIG. 3 (a schematic diagram of elements of a conventional integrated circuit device), elements such as transistors, resistors and capacitors are arranged in a matrix on the entire chip. Has been done. Note that FIG.
In FIG. 7, 7 is a first resistor (7a is a first resistor used, 7b is a first resistor not used), and 8 is a second resistor. Further, 9 is the first transistor, 10 is the second transistor (10a is the second transistor used).
, 10b is a second transistor which is not used).
【0003】[0003]
【発明が解決しようとする課題】従来のマスタ−スライ
ス方式集積回路装置では、抵抗は高抵抗と低抵抗の二種
類程度しかないため、抵抗値の制約が大きい。ここでポ
−タブル機器に搭載する集積回路を設計しようとした場
合、バッテリ−チェックの機能は必須であり、更に、消
費電流も少なくしなければならないので、低消費電流で
温度、電源電圧特性の良い定電圧回路が必要となる。In the conventional master-slice type integrated circuit device, since there are only two types of resistance, high resistance and low resistance, the resistance value is largely restricted. When designing an integrated circuit to be mounted on a portable device, the battery-check function is essential, and the current consumption must be reduced. A good constant voltage circuit is needed.
【0004】これをバンドギャップ定電圧回路で設計す
ると、図2(定電圧回路の回路図)に示すように、中途
半端な値の高抵抗が必要となるが、これを決まった値の
抵抗の組合せで実現することは不可能な上、最適値に近
い抵抗値を採用したとしても、前記した図3に示すよう
に、使用する第2のトランジスタ10a6個に対して使用
する抵抗1(図2参照)は32本(高抵抗1本を10KΩと
して、102Kは102.5K、7.2Kは7.5Kとして計算)とな
る。なお、図2において、1〜3は抵抗R1、R2、R3
であり、4〜6はトランジスタQ1、Q2、Q3である。When this is designed with a bandgap constant voltage circuit, as shown in FIG. 2 (circuit diagram of the constant voltage circuit), a high resistance with a halfway value is required. It is impossible to realize the combination, and even if the resistance value close to the optimum value is adopted, as shown in FIG. 3, the resistor 1 (FIG. 2) used for the six second transistors 10a used is used. 32) (1 high resistance is 10KΩ, 102K is 102.5K, 7.2K is 7.5K). In addition, in FIG. 2, 1 to 3 are resistors R 1 , R 2 and R 3
And 4 to 6 are transistors Q 1 , Q 2 and Q 3 .
【0005】従って、使用するトランジスタと抵抗の比
率が極端にアンバランスになるため、使用している素子
の近辺の使用していない素子で回路を構成することが困
難となり、素子の利用効率が極端に下がるという問題が
あった。Therefore, since the ratio of the transistor to be used and the resistance becomes extremely unbalanced, it becomes difficult to form a circuit by an unused element in the vicinity of the element being used, and the utilization efficiency of the element is extremely high. There was a problem of going down.
【0006】そこで、本発明は、上記問題点を解消する
マスタ−スライス方式集積回路装置を提供することを目
的とし、詳細には、素子の利用効率を向上させ、集積度
を向上させるマスタ−スライス方式集積回路装置を提供
することを目的とする。Therefore, an object of the present invention is to provide a master-slice type integrated circuit device that solves the above-mentioned problems, and more specifically, a master-slice that improves the utilization efficiency of elements and improves the degree of integration. A method integrated circuit device is provided.
【0007】[0007]
【課題を解決するための手段】そして、本発明のマスタ
−スライス方式集積回路装置では、マトリクス状に配置
された素子とは異なる形状で定電圧回路を構成するのに
必要な抵抗、トランジスタ等の素子が前記マトリクス状
の素子と一緒に半導体基板上に形成されている構成から
なり、これにより上記目的を達成したものである。In the master-slice system integrated circuit device of the present invention, resistors, transistors, etc. necessary for forming a constant voltage circuit having a shape different from that of the elements arranged in a matrix are provided. The element has a structure in which it is formed on the semiconductor substrate together with the matrix-shaped element, thereby achieving the above object.
【0008】即ち、本発明は、「複数の素子がマトリク
ス状に配置され、該複数の素子が金属配線で接続される
ことにより回路を構成するマスタ−スライス方式集積回
路装置において、該集積回路装置の一部に前記マトリク
ス状とは異なる形状で配置された素子により定電圧回路
が構成されるようにしたことを特徴とするマスタ−スラ
イス方式集積回路装置。」を要旨とするものである。That is, the present invention relates to a "master-slice type integrated circuit device in which a plurality of elements are arranged in a matrix form and the plurality of elements are connected by metal wiring to form a circuit. The master-slice system integrated circuit device is characterized in that a constant voltage circuit is constituted by elements arranged in a shape different from the matrix in a part of the above. "
【0009】[0009]
【実施例】以下本発明の実施例を図1に基づいて説明す
る。図1は、本発明の一実施例を示す集積回路装置チッ
プの素子概略図である。Embodiment An embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a schematic view of elements of an integrated circuit device chip showing an embodiment of the present invention.
【0010】この実施例では、図1に示すように、第1
の抵抗7(例えば高抵抗)と第2の抵抗8(例えば低抵
抗)及び第1のトランジスタ9(例えば大電力NPNト
ランジスタ)と第2のトランジスタ10(例えば小電力N
PNトランジスタ)が規則正しくマトリクス状に配置さ
れている。そして、このように規則正しくマトリクス状
に配置されている領域とは別に、前記した図2の定電圧
回路に必要な素子である抵抗R1、R2、R3とトランジ
スタQ1、Q2、Q3を、図1に示すように、抵抗R11、
抵抗R22、抵抗R33及びトランジスタQ14、トラン
ジスタQ25、トランジスタQ36をそれぞれ配置した構
成からなるものである。In this embodiment, as shown in FIG.
Resistor 7 (eg high resistance) and second resistor 8 (eg low resistance) and first transistor 9 (eg high power NPN transistor) and second transistor 10 (eg low power N).
PN transistors) are regularly arranged in a matrix. In addition to the regions arranged in a regular matrix, the resistors R 1 , R 2 and R 3 and the transistors Q 1 , Q 2 and Q, which are the elements necessary for the constant voltage circuit of FIG. 3 , the resistance R 1 1,
Resistor R 2 2, resistors R 3 3 and the transistor Q 1 4, transistors Q 2 5, is made of the transistor Q 3 6 from structure placed respectively.
【0011】[0011]
【発明の効果】以上説明したように本発明は、マトリク
ス状に配置された素子とは別に、定電圧回路を構成する
に必要な素子を配置しているため、前記マトリクス状に
配置された素子を使うことなく精度の高い定電圧回路が
構成でき、このような構成により、素子の利用効率が上
がり、集積回路装置の集積度を向上させることができる
効果が生ずる。即ち、マスタ−スライス方式集積回路装
置において、高精度の定電圧回路を構成する場合、本発
明によれば、定電圧回路を構成するに必要な素子があら
かじめ最適値の状態で配置されているため、容易に無駄
なく構成することができ、マトリクス状に配置された素
子を使う必要がないため、素子の利用効率の向上という
効果が生ずる。As described above, according to the present invention, since the elements necessary for forming the constant voltage circuit are arranged in addition to the elements arranged in the matrix, the elements arranged in the matrix. A high-precision constant voltage circuit can be configured without using a device. With such a configuration, the utilization efficiency of the element is improved, and the degree of integration of the integrated circuit device can be improved. That is, in the master-slice method integrated circuit device, when configuring a high-precision constant voltage circuit, according to the present invention, the elements necessary to configure the constant voltage circuit are arranged in advance in the optimum value state. Since it can be easily configured without waste and it is not necessary to use the elements arranged in a matrix, the effect of improving the utilization efficiency of the elements is produced.
【図1】本発明の一実施例を示す集積回路装置の素子概
略図。FIG. 1 is a schematic diagram of an element of an integrated circuit device showing an embodiment of the present invention.
【図2】定電圧回路の回路図。FIG. 2 is a circuit diagram of a constant voltage circuit.
【図3】従来の集積回路装置の素子概略図。FIG. 3 is a schematic view of elements of a conventional integrated circuit device.
1〜3 抵抗R1〜R3 4〜6 トランジスタQ1〜Q3 7 第1の抵抗 7a 使用している第1の抵抗 7b 使用していない第1の抵抗 8 第2の抵抗 9 第1のトランジスタ 10 第2のトランジスタ 10a 使用している第2のトランジスタ 10b 使用していない第2のトランジスタ1 to 3 resistors R 1 to R 3 4 to 6 transistors Q 1 to Q 3 7 first resistor 7 a used first resistor 7 b not used first resistor 8 second resistor 9 first resistor Transistor 10 Second transistor 10a Second transistor used 10b Second transistor not used
Claims (1)
該複数の素子が金属配線で接続されることにより回路を
構成するマスタ−スライス方式集積回路装置において、
該集積回路装置の一部に前記マトリクス状とは異なる形
状で配置された素子により定電圧回路が構成されるよう
にしたことを特徴とするマスタ−スライス方式集積回路
装置。1. A plurality of elements are arranged in a matrix,
In a master-slice system integrated circuit device that forms a circuit by connecting the plurality of elements with metal wiring,
A master-slice type integrated circuit device, wherein a constant voltage circuit is constituted by elements arranged in a part of the integrated circuit device in a shape different from the matrix shape.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17363592A JPH05343651A (en) | 1992-06-09 | 1992-06-09 | Master slice type integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17363592A JPH05343651A (en) | 1992-06-09 | 1992-06-09 | Master slice type integrated circuit device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05343651A true JPH05343651A (en) | 1993-12-24 |
Family
ID=15964267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17363592A Pending JPH05343651A (en) | 1992-06-09 | 1992-06-09 | Master slice type integrated circuit device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05343651A (en) |
-
1992
- 1992-06-09 JP JP17363592A patent/JPH05343651A/en active Pending
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