JPH05341004A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
- Publication number
- JPH05341004A JPH05341004A JP4173856A JP17385692A JPH05341004A JP H05341004 A JPH05341004 A JP H05341004A JP 4173856 A JP4173856 A JP 4173856A JP 17385692 A JP17385692 A JP 17385692A JP H05341004 A JPH05341004 A JP H05341004A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- logic
- storage unit
- time
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 論理シミュレ−タの出力波形の解析に要する
時間を削減する為に各遅延時間発生原因が表示される論
理シミュレ−ション装置を提供すること。 【構成】 従来構成の論理シミュレ−ション装置に遅延
原因別格納部１２９を設けている。中央処理部１２６は
シミュレーション結果格納部１２７に信号の変化時刻を
格納する際に、素子機能情報記憶部１２１やファンアウ
ト遅延記憶部１２３や線長遅延記憶部１２４より得た各
遅延時間を遅延原因別格納部１２９に格納し、論理波形
出力部１２８がシミュレーション結果格納部１２７より
論理波形を表示する際に遅延原因別格納部１２９より各
遅延時間を取りだし、各遅延時間発生原因をオペレ−タ
が視覚的に判断できるような論理波形を表示する手段を
設けた。
時間を削減する為に各遅延時間発生原因が表示される論
理シミュレ−ション装置を提供すること。 【構成】 従来構成の論理シミュレ−ション装置に遅延
原因別格納部１２９を設けている。中央処理部１２６は
シミュレーション結果格納部１２７に信号の変化時刻を
格納する際に、素子機能情報記憶部１２１やファンアウ
ト遅延記憶部１２３や線長遅延記憶部１２４より得た各
遅延時間を遅延原因別格納部１２９に格納し、論理波形
出力部１２８がシミュレーション結果格納部１２７より
論理波形を表示する際に遅延原因別格納部１２９より各
遅延時間を取りだし、各遅延時間発生原因をオペレ−タ
が視覚的に判断できるような論理波形を表示する手段を
設けた。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＡＤシステムで論理
回路の遅延時間発生原因の分析を可能とする論理シミュ
レ−ション装置に関するものである。
回路の遅延時間発生原因の分析を可能とする論理シミュ
レ−ション装置に関するものである。
【０００２】
【従来技術】従来の論理シミュレ−ション装置について
説明する。図２は従来の論理シミュレ−ション装置１０
０’の構成を示すブロック図である。同図に示すよう
に、論理記号である回路シンボルに論理動作とゲ−ト遅
延時間等が予め記述してある素子機能情報記憶部１２１
と、この回路シンボルを用いて回路図入力された回路情
報（ＡＮＤ、ＮＡＮＤや接続情報等）記憶部１２２と、
回路情報記憶部１２２の各素子からのファンアウト数
（後述）を算出しそのファンアウト遅延を格納するファ
ンアウト遅延記憶部１２３と、基板ＣＡＤツ−ル１１１
やＬＳＩレイアウトＣＡＤツ−ル１１２より伝送線長を
取り出しその線長遅延を記憶する線長遅延記憶部１２４
と、回路情報記憶部１２２にテストデ−タを入力部１２
５より与えられることにより素子機能情報記憶部１２１
やファンアウト遅延記憶部１２３や線長遅延記憶部１２
４を考慮し各信号のＯＮ、ＯＦＦの論理状態を算出する
中央処理部１２６と、中央処理部１２６より算出された
デ−タを格納するシミュレ−ション結果格納部１２７
と、シミュレ−ション結果格納部１２７のデ−タをもと
に論理波形を表示装置１３１に表示する論理波形出力部
１２８からなる。
説明する。図２は従来の論理シミュレ−ション装置１０
０’の構成を示すブロック図である。同図に示すよう
に、論理記号である回路シンボルに論理動作とゲ−ト遅
延時間等が予め記述してある素子機能情報記憶部１２１
と、この回路シンボルを用いて回路図入力された回路情
報（ＡＮＤ、ＮＡＮＤや接続情報等）記憶部１２２と、
回路情報記憶部１２２の各素子からのファンアウト数
（後述）を算出しそのファンアウト遅延を格納するファ
ンアウト遅延記憶部１２３と、基板ＣＡＤツ−ル１１１
やＬＳＩレイアウトＣＡＤツ−ル１１２より伝送線長を
取り出しその線長遅延を記憶する線長遅延記憶部１２４
と、回路情報記憶部１２２にテストデ−タを入力部１２
５より与えられることにより素子機能情報記憶部１２１
やファンアウト遅延記憶部１２３や線長遅延記憶部１２
４を考慮し各信号のＯＮ、ＯＦＦの論理状態を算出する
中央処理部１２６と、中央処理部１２６より算出された
デ−タを格納するシミュレ−ション結果格納部１２７
と、シミュレ−ション結果格納部１２７のデ−タをもと
に論理波形を表示装置１３１に表示する論理波形出力部
１２８からなる。
【０００３】素子機能情報記憶部１２１について説明す
る。論理動作とは、図３に示すＮＡＮＤゲ−トの場合図
４に示すような真理値表で表される。次に必要なデ−タ
がゲ−ト遅延時間である。図５に示すゲ−ト遅延時間と
は、入力信号がＮＡＮＤゲートシンボルに入って出力信
号が出て来るまでの時間である。このゲ−ト遅延時間に
は図５に示すような６個のデ−タがある。あるシンボル
に入力信号がＯＦＦ状態からＯＮ状態に変化した時に出
力ピンから出力信号がＯＮ状態で出てくる時の遅れ時間
がＲＩＳＥ遅延、逆に今までＯＮ状態にあった信号が、
出力ピンでＯＦＦ状態になる時の遅れ時間がＦＡＬＬ遅
延である。
る。論理動作とは、図３に示すＮＡＮＤゲ−トの場合図
４に示すような真理値表で表される。次に必要なデ−タ
がゲ−ト遅延時間である。図５に示すゲ−ト遅延時間と
は、入力信号がＮＡＮＤゲートシンボルに入って出力信
号が出て来るまでの時間である。このゲ−ト遅延時間に
は図５に示すような６個のデ−タがある。あるシンボル
に入力信号がＯＦＦ状態からＯＮ状態に変化した時に出
力ピンから出力信号がＯＮ状態で出てくる時の遅れ時間
がＲＩＳＥ遅延、逆に今までＯＮ状態にあった信号が、
出力ピンでＯＦＦ状態になる時の遅れ時間がＦＡＬＬ遅
延である。
【０００４】６個のデ−タがあるのは、同じＩＣでも基
板の場合、温度変化とか電圧の変化と云った使用環境の
状態によっては最短時間で信号の変化が起きる事もあれ
ば最長時間で変化が起きて来ることもある為、最悪の条
件で検証を行うためである。
板の場合、温度変化とか電圧の変化と云った使用環境の
状態によっては最短時間で信号の変化が起きる事もあれ
ば最長時間で変化が起きて来ることもある為、最悪の条
件で検証を行うためである。
【０００５】ファンアウト遅延記憶部１２３について説
明する。ファンアウトとはゲ−トの出力ピンに接続され
る入力ピンの数であり、図６に示す回路図において出力
ピン６０３は、入力ピン６１２、６２１に接続されてい
るためファンアウト数は２である。一般的に出力ピンに
接続されている入力ピンの数が増加すると、入力ピンに
おける信号の変化する時間が大きくなる。つまり遅延が
発生する。この遅延時間をファンアウト遅延といい、中
央処理部１２６は回路情報記憶部１２３より各出力ピン
のファンアウト数を算出し、ファンアウト数より得たフ
ァンアウト遅延を図７に示すようなファンアウト遅延時
間をファンアウト遅延格納部１２３に格納する。
明する。ファンアウトとはゲ−トの出力ピンに接続され
る入力ピンの数であり、図６に示す回路図において出力
ピン６０３は、入力ピン６１２、６２１に接続されてい
るためファンアウト数は２である。一般的に出力ピンに
接続されている入力ピンの数が増加すると、入力ピンに
おける信号の変化する時間が大きくなる。つまり遅延が
発生する。この遅延時間をファンアウト遅延といい、中
央処理部１２６は回路情報記憶部１２３より各出力ピン
のファンアウト数を算出し、ファンアウト数より得たフ
ァンアウト遅延を図７に示すようなファンアウト遅延時
間をファンアウト遅延格納部１２３に格納する。
【０００６】線長遅延記憶部１２４について説明する。
線長遅延とは、あるゲ−トの出力ピンからあるゲ−トの
入力ピンに到るまでの線長による遅延時間である。一般
的に線長が長いほど遅延時間は大きくなる。各出力ピン
から入力ピンまでの線長は基板ＣＡＤツ−ル１１１やＬ
ＳＩレイアウトＣＡＤツ−ル１１２より取りだされ、中
央処理部１２６により線長遅延時間が算出され図８に示
すような線長遅延格納部１２４に格納されている。
線長遅延とは、あるゲ−トの出力ピンからあるゲ−トの
入力ピンに到るまでの線長による遅延時間である。一般
的に線長が長いほど遅延時間は大きくなる。各出力ピン
から入力ピンまでの線長は基板ＣＡＤツ−ル１１１やＬ
ＳＩレイアウトＣＡＤツ−ル１１２より取りだされ、中
央処理部１２６により線長遅延時間が算出され図８に示
すような線長遅延格納部１２４に格納されている。
【０００７】論理シミュレ−ション装置１００’は、回
路情報記憶部１２２に格納されている図３、図４、図５
に示すような上記素子機能情報を持つ論理シンボルを用
いて作成された図９に示されるような論理回路に、オペ
レ−タよりキ−ボ−ド１３０又はマウス１３２から入力
されたテストデ−タを与え、図１０に示すような論理波
形を表示装置１３１に表示している。
路情報記憶部１２２に格納されている図３、図４、図５
に示すような上記素子機能情報を持つ論理シンボルを用
いて作成された図９に示されるような論理回路に、オペ
レ−タよりキ−ボ−ド１３０又はマウス１３２から入力
されたテストデ−タを与え、図１０に示すような論理波
形を表示装置１３１に表示している。
【０００８】次に中央処理部１２６が、シミュレ−ショ
ン結果格納部１２７に格納するデ−タを算出するまでの
動作について図９を例にして説明する。シミュレ−ショ
ン初期状態として入力Ａ、Ｂ、Ｃは（Ａ Ｂ Ｃ）＝
（０ ０ １）の状態で出力Ｄ＝１の状態で出力がある
とする。中央処理部１２６は図１１に示すようにある時
刻の入力（Ａ Ｂ）＝（１ １）という状態値の変化を
認識すると、素子機能情報記憶部１２１の真理値表から
論理値を決定し、図９に示すようにＰの立上りが決まる
と素子機能情報記憶部１２１の素子９１のゲ−ト遅延時
間よりＲＩＳＥ遅延を取りだし、又、ファンアウト遅延
記憶部１２３より出力ピン９４の遅延時間を取りだし線
長遅延記憶部１２４よりネット９３の遅延時間を取りだ
し、これらを計算し入力の変化からＰの状態が”１”に
決まるまでの遅延時間を算出している。
ン結果格納部１２７に格納するデ−タを算出するまでの
動作について図９を例にして説明する。シミュレ−ショ
ン初期状態として入力Ａ、Ｂ、Ｃは（Ａ Ｂ Ｃ）＝
（０ ０ １）の状態で出力Ｄ＝１の状態で出力がある
とする。中央処理部１２６は図１１に示すようにある時
刻の入力（Ａ Ｂ）＝（１ １）という状態値の変化を
認識すると、素子機能情報記憶部１２１の真理値表から
論理値を決定し、図９に示すようにＰの立上りが決まる
と素子機能情報記憶部１２１の素子９１のゲ−ト遅延時
間よりＲＩＳＥ遅延を取りだし、又、ファンアウト遅延
記憶部１２３より出力ピン９４の遅延時間を取りだし線
長遅延記憶部１２４よりネット９３の遅延時間を取りだ
し、これらを計算し入力の変化からＰの状態が”１”に
決まるまでの遅延時間を算出している。
【０００９】次に（Ｐ Ｃ）＝（０ １）の状態から
（Ｐ Ｃ）＝（１ １）に変化したのを中央処理部１２
６が認識することにより、出力の論理値、遅延時間を算
出している。図１１のＦＡＬＬ遅延１１０１は、（Ａ
Ｂ Ｃ）＝（０ ０ １）から（Ａ Ｂ Ｃ）＝（１
１ １）に状態が変化したときの遅延である。同様にＲ
ＩＳＥ遅延１１０２は（Ａ Ｂ Ｃ）＝（１ １ １）
から（Ａ Ｂ Ｃ）＝（０ １ ０）に状態が変化した
ときの遅延である。
（Ｐ Ｃ）＝（１ １）に変化したのを中央処理部１２
６が認識することにより、出力の論理値、遅延時間を算
出している。図１１のＦＡＬＬ遅延１１０１は、（Ａ
Ｂ Ｃ）＝（０ ０ １）から（Ａ Ｂ Ｃ）＝（１
１ １）に状態が変化したときの遅延である。同様にＲ
ＩＳＥ遅延１１０２は（Ａ Ｂ Ｃ）＝（１ １ １）
から（Ａ Ｂ Ｃ）＝（０ １ ０）に状態が変化した
ときの遅延である。
【００１０】このように中央処理部１２６は各時間で論
理状態と遅延時間を算出し、シミュレ−ション結果格納
部１２７に図１２に示すように信号の変化とその時刻の
みを格納する。オペレ−タは、各遅延時間が考慮された
論理シミュレ−タからの波形の”１”と”０”から論理
を確認し、また単に波形のずれのみから遅延時間を確認
しているが、図１１に示すＦＡＬＬ遅延１１０１やＲＩ
ＳＥ遅延１１０２のような各信号の論理値の変化時点で
何故ずれているか、又なんの遅延時間が原因でどれだけ
ずれているかを読み取るには波形のみからでは難しく、
各素子の特性を表したデ−タシ−トから素子の遅延時間
を確認したり、回路図や基板ＣＡＤル−ルからファンア
ウト遅延や線長を確認しながら動作の確認を行ってい
る。
理状態と遅延時間を算出し、シミュレ−ション結果格納
部１２７に図１２に示すように信号の変化とその時刻の
みを格納する。オペレ−タは、各遅延時間が考慮された
論理シミュレ−タからの波形の”１”と”０”から論理
を確認し、また単に波形のずれのみから遅延時間を確認
しているが、図１１に示すＦＡＬＬ遅延１１０１やＲＩ
ＳＥ遅延１１０２のような各信号の論理値の変化時点で
何故ずれているか、又なんの遅延時間が原因でどれだけ
ずれているかを読み取るには波形のみからでは難しく、
各素子の特性を表したデ−タシ−トから素子の遅延時間
を確認したり、回路図や基板ＣＡＤル−ルからファンア
ウト遅延や線長を確認しながら動作の確認を行ってい
る。
【００１１】
【発明が解決しようとする課題】しかしながら、以上述
べた従来のシミュレ−ション装置では、オペレ−タが出
力波形を見て論理回路の動作を解析する場合に、各遅延
時間については出力波形の僅かなずれから読み取り、又
各素子の特性を表したデ−タシ−トや回路図、基板ＣＡ
Ｄツ−ル、ＬＳＩレイアウトＣＡＤツ−ル等を見比べな
がら経験や勘を駆使して人手に頼って目で追っているた
め、回路動作解析に時間がかかると云う問題点があっ
た。
べた従来のシミュレ−ション装置では、オペレ−タが出
力波形を見て論理回路の動作を解析する場合に、各遅延
時間については出力波形の僅かなずれから読み取り、又
各素子の特性を表したデ−タシ−トや回路図、基板ＣＡ
Ｄツ−ル、ＬＳＩレイアウトＣＡＤツ−ル等を見比べな
がら経験や勘を駆使して人手に頼って目で追っているた
め、回路動作解析に時間がかかると云う問題点があっ
た。
【００１２】本発明は上述の点に鑑みてなされたもの
で、上記問題点を除去し、以上述べた論理シミュレ−タ
の出力波形の解析に要する時間を削減する為に各遅延時
間発生原因が表示される論理シミュレ−ション装置を提
供することを目的とする。
で、上記問題点を除去し、以上述べた論理シミュレ−タ
の出力波形の解析に要する時間を削減する為に各遅延時
間発生原因が表示される論理シミュレ−ション装置を提
供することを目的とする。
【００１３】
【課題を解決するための手段】上記課題を解決するため
本発明は、従来構成の論理シミュレ−ション装置におい
て、図１に示すように、遅延原因別格納部１２９を設
け、該遅延原因別格納部１２９に中央処理部１２６がシ
ミュレーション結果格納部１２７に信号の変化時刻を格
納する際に、素子機能情報記憶部１２１やファンアウト
遅延記憶部１２３や線長遅延記憶部１２４より得た各遅
延時間を格納し、論理波形出力部１２８がシミュレーシ
ョン結果格納部１２７より論理波形を表示する際に遅延
原因別格納部１２９より各遅延時間を取りだし、各遅延
時間発生原因をオペレ−タが視覚的に判断できるような
論理波形を表示する手段を設けた事を特徴とする。
本発明は、従来構成の論理シミュレ−ション装置におい
て、図１に示すように、遅延原因別格納部１２９を設
け、該遅延原因別格納部１２９に中央処理部１２６がシ
ミュレーション結果格納部１２７に信号の変化時刻を格
納する際に、素子機能情報記憶部１２１やファンアウト
遅延記憶部１２３や線長遅延記憶部１２４より得た各遅
延時間を格納し、論理波形出力部１２８がシミュレーシ
ョン結果格納部１２７より論理波形を表示する際に遅延
原因別格納部１２９より各遅延時間を取りだし、各遅延
時間発生原因をオペレ−タが視覚的に判断できるような
論理波形を表示する手段を設けた事を特徴とする。
【００１４】
【作用】本発明では、各遅延原因をオペレ−タに視覚的
に判断できるようにしたので、オペレ−タがデ−タシ−
トや、回路図、基板ＣＡＤツ−ル、ＬＳＩレイアウトＣ
ＡＤツ−ル等を参照する工数が短縮でき論理回路動作解
析時間の短縮ができる。
に判断できるようにしたので、オペレ−タがデ−タシ−
トや、回路図、基板ＣＡＤツ−ル、ＬＳＩレイアウトＣ
ＡＤツ−ル等を参照する工数が短縮でき論理回路動作解
析時間の短縮ができる。
【００１５】
【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。図１は、本発明の実施例を示す論理シミ
ュレ−ション装置の構成を示すブロック図である。図に
示すように本論理シミュレ−ション装置１００は、基板
ＣＡＤツ−ル１１１、ＬＳＩレイアウトＣＡＤツ−ル１
１２、素子機能情報記憶部１２１、回路情報記憶部１２
２、ファンアウト遅延記憶部１２３、線長遅延記憶部１
２４、入力部１２５、中央処理部１２６、シミュレ−シ
ョン結果格納部１２７、論理波形出力部１２８、遅延原
因別格納部１２９、キ−ボ−ド１３０、表示装置１３
１、マウス１３２で構成される。
細に説明する。図１は、本発明の実施例を示す論理シミ
ュレ−ション装置の構成を示すブロック図である。図に
示すように本論理シミュレ−ション装置１００は、基板
ＣＡＤツ−ル１１１、ＬＳＩレイアウトＣＡＤツ−ル１
１２、素子機能情報記憶部１２１、回路情報記憶部１２
２、ファンアウト遅延記憶部１２３、線長遅延記憶部１
２４、入力部１２５、中央処理部１２６、シミュレ−シ
ョン結果格納部１２７、論理波形出力部１２８、遅延原
因別格納部１２９、キ−ボ−ド１３０、表示装置１３
１、マウス１３２で構成される。
【００１６】遅延原因別格納部１２９は、中央処理部１
２６がシミュレ−ション結果格納部１２７に信号の変化
とその時刻を格納する際に、素子機能情報記憶部１２１
やファンアウト遅延記憶部１２３や線長遅延記憶部１２
４より得た各遅延時間を格納するものである。
２６がシミュレ−ション結果格納部１２７に信号の変化
とその時刻を格納する際に、素子機能情報記憶部１２１
やファンアウト遅延記憶部１２３や線長遅延記憶部１２
４より得た各遅延時間を格納するものである。
【００１７】図１３の本発明のシミュレ−ション装置の
フロ−チャ−トを基に図９の回路図を用いて、中央処理
部１２６がシミュレ−ション結果格納部１２７や遅延原
因別格納部１２９にデ−タを格納し表示装置１３１に論
理波形を表示するまでの動作について説明する。
フロ−チャ−トを基に図９の回路図を用いて、中央処理
部１２６がシミュレ−ション結果格納部１２７や遅延原
因別格納部１２９にデ−タを格納し表示装置１３１に論
理波形を表示するまでの動作について説明する。
【００１８】先ずシミュレ−ション初期状態として入力
Ａ、Ｂ、Ｃは（Ａ Ｂ Ｃ）＝（００ １）の状態で入
力があり、出力ＤはＤ＝１の状態で出力があるとする。
中央処理部１２６は図１１に示すようにある時刻の入力
（Ａ Ｂ）＝（１ １）という入力の状態値の変化を認
識すると（ステップＳＴ１０）、素子機能情報記憶部１
２１の真理値表から出力を決定し（ステップＳＴ１
１）、図９の素子９１の出力の論理値が変化しＰの立上
りが決まると（ステップＳＴ１２）、素子機能情報記憶
部１２１の素子９１のゲ−ト遅延時間よりＲＩＳＥ遅延
を取りだし、又ファンアウト遅延記憶部１２３より出力
ピン９４の遅延時間を取りだし線長遅延記憶部１２４よ
りネット９３の遅延時間を取りだし、これらを計算し入
力の変化からＰの状態が”１”に決まるまでの遅延時間
を算出する（ステップＳＴ１３）。
Ａ、Ｂ、Ｃは（Ａ Ｂ Ｃ）＝（００ １）の状態で入
力があり、出力ＤはＤ＝１の状態で出力があるとする。
中央処理部１２６は図１１に示すようにある時刻の入力
（Ａ Ｂ）＝（１ １）という入力の状態値の変化を認
識すると（ステップＳＴ１０）、素子機能情報記憶部１
２１の真理値表から出力を決定し（ステップＳＴ１
１）、図９の素子９１の出力の論理値が変化しＰの立上
りが決まると（ステップＳＴ１２）、素子機能情報記憶
部１２１の素子９１のゲ−ト遅延時間よりＲＩＳＥ遅延
を取りだし、又ファンアウト遅延記憶部１２３より出力
ピン９４の遅延時間を取りだし線長遅延記憶部１２４よ
りネット９３の遅延時間を取りだし、これらを計算し入
力の変化からＰの状態が”１”に決まるまでの遅延時間
を算出する（ステップＳＴ１３）。
【００１９】そして論理状態の変化時刻と論理値をシミ
ュレ−ション結果格納部１２７に格納し（ステップＳＴ
１４）、この時の各遅延時間を図１４（Ｂ）に示すよう
に遅延原因別格納部１２９に格納（ステップＳＴ１５）
する。又この時、図１４（Ａ）に示すように遅延時間を
格納した遅延原因別格納部１２９のアドレスをシミュレ
−ション結果格納部１２７のポインタに設定する（ステ
ップＳＴ１６）。なお、前記ステップＳＴ１２におい
て、出力の論理値に変化がなかった場合は、後述のステ
ップＳＴ１７に移行する。
ュレ−ション結果格納部１２７に格納し（ステップＳＴ
１４）、この時の各遅延時間を図１４（Ｂ）に示すよう
に遅延原因別格納部１２９に格納（ステップＳＴ１５）
する。又この時、図１４（Ａ）に示すように遅延時間を
格納した遅延原因別格納部１２９のアドレスをシミュレ
−ション結果格納部１２７のポインタに設定する（ステ
ップＳＴ１６）。なお、前記ステップＳＴ１２におい
て、出力の論理値に変化がなかった場合は、後述のステ
ップＳＴ１７に移行する。
【００２０】次に時刻を進め予定の時刻まで終了しなけ
れば（ステップＳＴ１７）、前記ステップＳＴ１０から
繰り返す。即ち素子９２についても同様に（Ｐ Ｃ）＝
（０１）の状態から（Ｐ Ｃ）＝（１ １）に変化した
のを中央処理部１２６が認識することにより、出力Ｄの
変化時刻、論理値、遅延時間を算出しシミュレ−ション
結果格納部１２７、遅延原因別格納部１２９にデ−タを
格納し、又ポインタを設定する。
れば（ステップＳＴ１７）、前記ステップＳＴ１０から
繰り返す。即ち素子９２についても同様に（Ｐ Ｃ）＝
（０１）の状態から（Ｐ Ｃ）＝（１ １）に変化した
のを中央処理部１２６が認識することにより、出力Ｄの
変化時刻、論理値、遅延時間を算出しシミュレ−ション
結果格納部１２７、遅延原因別格納部１２９にデ−タを
格納し、又ポインタを設定する。
【００２１】このように中央処理部１２６は各時刻で論
理状態と遅延時間を算出し、図１４に示すようにシミュ
レ−ション結果格納部１２７に信号の変化とその時刻
を、また遅延原因別記憶部１２９に各遅延時間を格納す
る。
理状態と遅延時間を算出し、図１４に示すようにシミュ
レ−ション結果格納部１２７に信号の変化とその時刻
を、また遅延原因別記憶部１２９に各遅延時間を格納す
る。
【００２２】論理波形出力部１２８は、シミュレ−ショ
ン結果格納部１２７より論理波形を表示する際に遅延原
因別格納部１２９より各遅延時間を取りだし図１５に示
すようにオペレ−タに各遅延時間が視覚的に理解できる
よう論理波形を表示装置１３１にそれぞれカラ−表示す
る（ステップＳＴ１８）。例えば図１５のゲ−トＦＡＬ
Ｌ遅延時間ｔGを青、ファンアウト遅延時間ｔFを緑、線
長遅延時間ｔSを黄で表す、無論カラ−表示の代わりに
線種（太線、点線等）などによる識別手段も可能であ
る。
ン結果格納部１２７より論理波形を表示する際に遅延原
因別格納部１２９より各遅延時間を取りだし図１５に示
すようにオペレ−タに各遅延時間が視覚的に理解できる
よう論理波形を表示装置１３１にそれぞれカラ−表示す
る（ステップＳＴ１８）。例えば図１５のゲ−トＦＡＬ
Ｌ遅延時間ｔGを青、ファンアウト遅延時間ｔFを緑、線
長遅延時間ｔSを黄で表す、無論カラ−表示の代わりに
線種（太線、点線等）などによる識別手段も可能であ
る。
【００２３】
【発明の効果】以上、詳細に説明したように本発明によ
れば、下記のような効果が期待される。各遅延原因をオ
ペレ−タに視覚的に判断できるようにしたので、オペレ
−タが各素子の特性を表したデ−タシ−トや、回路図、
基板ＣＡＤツ−ル、ＬＳＩレイアウトＣＡＤツ−ル等を
参照する工数が短縮でき論理回路の動作解析時間の短縮
ができる。
れば、下記のような効果が期待される。各遅延原因をオ
ペレ−タに視覚的に判断できるようにしたので、オペレ
−タが各素子の特性を表したデ−タシ−トや、回路図、
基板ＣＡＤツ−ル、ＬＳＩレイアウトＣＡＤツ−ル等を
参照する工数が短縮でき論理回路の動作解析時間の短縮
ができる。
【図１】本発明の論理シミュレ−ション装置の構成を示
すブロック図である。
すブロック図である。
【図２】従来の論理シミュレ−ション装置の構成を示す
ブロック図である。
ブロック図である。
【図３】ＮＡＮＤゲ−トシンボルの例を示す図である。
【図４】ＮＡＮＤゲ−トの論理動作を示す真理値表を示
す図である。
す図である。
【図５】ゲ−ト遅延時間の例を示す図である。
【図６】論理回路の例１を示す図である。
【図７】ファンアウト遅延時間の例を示す図である。
【図８】線長遅延時間の例を示す図である。
【図９】論理回路の例２を示す図である。
【図１０】例２の論理回路図の信号波を示す波形図であ
る。
る。
【図１１】図１０の遅延部分の拡大図である。
【図１２】従来のシミュレ−ション結果格納例を示す図
である。
である。
【図１３】本発明のシミュレ−ション装置のフロ−チャ
−トである。
−トである。
【図１４】シミュレ−ション結果格納例を示す図であ
る。
る。
【図１５】本発明の論理波形表示例を示す図である。
１００ 論理シミュレ−ション装置 １１１ 基板ＣＡＤツ−ル １１２ ＬＳＩレイアウトＣＡＤツ−ル １２１ 素子機能情報記憶部 １２２ 回路情報記憶部 １２３ ファンアウト遅延記憶部 １２４ 線長遅延記憶部 １２５ 入力部 １２６ 中央処理部 １２７ シミュレ−ション結果格納部 １２８ 論理波形出力部 １２９ 遅延原因別格納部 １３０ キ−ボ−ド １３１ 表示装置 １３２ マウス
Claims (1)
- 【請求項１】 論理回路を構成する各論理素子の動作を
シミュレ−ションし時系列で表示する表示手段を有する
論理シミュレ−ション装置において、 前記論理シミュレ−ション装置に前記論理素子の論理動
作の遅延要素とその遅延時間を格納する手段を設け、 対象とする論理回路の各論理素子の動作時間算定時に前
記遅延要素とその遅延時間を参照し各論理素子の動作時
間を算定し、前記論理回路素子の動作出力波形を前記表
示手段に表示し、その表示上に前記各遅延要素別に遅延
時間を表示し、操作者が動作出力波形から視覚的に論理
動作の遅延原因を読み取ることを可能とする手段を設け
たことを特徴とする論理シミュレ−ション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173856A JPH05341004A (ja) | 1992-06-08 | 1992-06-08 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4173856A JPH05341004A (ja) | 1992-06-08 | 1992-06-08 | 論理シミュレーション装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05341004A true JPH05341004A (ja) | 1993-12-24 |
Family
ID=15968418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4173856A Pending JPH05341004A (ja) | 1992-06-08 | 1992-06-08 | 論理シミュレーション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05341004A (ja) |
-
1992
- 1992-06-08 JP JP4173856A patent/JPH05341004A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5164911A (en) | Schematic capture method having different model couplers for model types for changing the definition of the schematic based upon model type selection | |
| Hamblen et al. | Rapid prototyping of digital systems: SOPC edition | |
| US4635218A (en) | Method for simulating system operation of static and dynamic circuit devices | |
| US4695968A (en) | Digital system simulation method and apparatus having improved sampling | |
| US5422833A (en) | Method and system for propagating data type for circuit design from a high level block diagram | |
| JP2000132416A (ja) | 半導体集積回路設計検証装置 | |
| JP2006244073A (ja) | 半導体設計装置 | |
| US9582625B2 (en) | Test bench transaction synchronization in a debugging environment | |
| US20050028035A1 (en) | Method for generating reusable behavioral code | |
| JP2003173270A (ja) | ソフトウェアデバッグ装置 | |
| US7331039B1 (en) | Method for graphically displaying hardware performance simulators | |
| US6832359B2 (en) | Apparatus and method for calculating simulation coverage | |
| US8893065B2 (en) | Biometric markers in a debugging environment | |
| JPH05341004A (ja) | 論理シミュレーション装置 | |
| JP3171182B2 (ja) | 機能合成方法，機能合成装置およびその記録媒体 | |
| US20040158443A1 (en) | Functional verification using heterogeneous simulators | |
| JP2848031B2 (ja) | 回路図エディタ | |
| US20150026652A1 (en) | System, method, and computer program product for correlating transactions within a simulation of a hardware platform for post-simulation debugging | |
| JPS6362073A (ja) | デイレイ観察装置 | |
| JPH06215061A (ja) | 半導体集積回路解析システム | |
| JP2001067383A (ja) | 静的タイミング解析方法におけるフォールスパス検出方法およびフォールスパス検査方法 | |
| JPH0778195A (ja) | 回路設計ｃａｄにおけるデータ更新方式 | |
| JP3071921B2 (ja) | Ｌｓｉ設計支援装置 | |
| JPH0756980A (ja) | ライブラリ検証装置 | |
| JP2007004356A (ja) | システム検証ツール |