JPH05334126A

JPH05334126A - 情報処理装置

Info

Publication number: JPH05334126A
Application number: JP4140403A
Authority: JP
Inventors: Sunao Ogawa; 直小川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-06-01
Filing date: 1992-06-01
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】この発明は、Ｃ１カバレッジを最小限のオー
バーヘッドで行うためのデバッグ機能を具備した情報処
理装置を提供することを目的とする。【構成】この発明は、命令デコーダ３に与えられる複
数の命令の中から条件付き分岐命令のみを専用に検出す
る検出回路４と、前記検出回路４により条件付き分岐命
令が検出されると、ブレーク処理を実行するか否かの指
示に基づいて、条件付き分岐命令の次に実行予定の命令
が実行される前に、ブレーク処理の実行開始を指令する
ブレーク発生回路５と、前記ブレーク発生回路５からの
指令により、条件付き分岐命令の次に実行予定の命令が
実行される前に、予め設定されたブレーク処理を開始実
行させる割り込み制御回路２とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デバック作業において
必要とされるブレーク機能を改善して、デバック処理を
確実に行うことができる情報処理装置に関する。

【０００２】

【従来の技術】マイコン応用開発において、プログラム
のコーディング、コンパイル／アセンブルが終了する
と、実機システム上で実際の動作をさせるエミュレーシ
ョンの段階に入る。この段階は開発において最も重要で
困難な作業の一つである。

【０００３】デバック作業において使用されるインサー
キット・エミュレータ（ＩＣＥ）には、大きく分けて次
のような機能が含まれている。プログラム実行、トレー
ス、シングルステップ、メモリ内容の表示、メモリマッ
ピング、ブレーク、プログラムロード、ストア、リセッ
トである。

【０００４】更に、これらの機能を組み合わせてソフト
ウェアの効率を向上させるためのパフォーマンス・アナ
ライザ、また、ソフトウェアによる事故を未然に防止す
るためにソフトウェアの品質を向上させるためのツール
として、カバレッジ・アナライザが備えられてきてい
る。

【０００５】カバレッジ・アナライザは、完成したソフ
トウェアの品質チェックのツールとして最近注目を集め
ている。カバレッジ・アナライザにはＣ０カバレッジと
呼ばれ、テストプログラムによってメモリがアクセスさ
れたかどうかをチェックするカバレッジと、Ｃ１カバレ
ッジと呼ばれてテストプログラムの条件分岐をどの条件
で実行したかどうかをチェックするカバレッジがある。

【０００６】Ｃ０カバレッジは、どの範囲のメモリがア
クセスされたかどうかを調べるツールであるため、基本
的にターゲットＣＰＵのアドレスバスをモニターするこ
とによってその実現方法はいろいろと考えられる。これ
によって使用者には、アクセスされた（または、されな
かった）メモリアドレス、メモリ範囲、その割合が得ら
れ、実行されなかったプログラム、及びアクセスされな
かったメモリ領域を知ることができる。

【０００７】また、特開昭６３−５８５３９号公報に
は、分岐命令の実行と、その実行結果としての分岐命令
を外部に表示することにより、分岐方向による先取り失
敗の時にもマイクロプロセッサの内部動作を監視して解
析する技術が開示されている。さらに、特開平２−１５
０９３１号公報には、分岐発生時に分岐元アドレスと分
岐先アドレスと分岐発生のステ−タスとを出力すること
によって、プログラムの実行履歴をトレ−スする技術が
開示されている。

【０００８】しかしながら、Ｃ０カバレッジ及び上述し
た従来技術にあっては、図６に示すように、条件分岐が
含まれるプログラムフローにおいて条件分岐の条件が不
成立で実行されると、成立の場合のチェックが行われな
いことになる。このことは、プログラムのテスト動作時
に条件成立／不成立のどちらか一方の場合しか実行して
いない可能性を残しているため、ソフトウェアの品質を
向上させる上で極めて大きな問題であった。そのことか
ら、Ｃ１カバレッジはプログラム中の条件分岐命令の条
件成立／不成立での実行がチェックできるため、Ｃ０カ
バレッジよりも優れている。

【０００９】しかし、Ｃ１カバレッジの実現方法は、条
件分岐命令をなんらかの方法で検出して命令の実行前に
条件成立／不成立の判定と処理をしなければならず、Ｃ
０カバレッジのようにハードウェアによって簡単に実現
することは困難であった。その方法としては、ソフトウ
ェアによる方法とＩＣＥを用いた方法があり、以下にそ
れぞれの方法を説明する。

【００１０】ソフトウェアによる方法は、ＩＣＥ等の特
殊なハードウェアを必要としない。一例として図６に示
すプログラムフローにおいて条件分岐命令が存在した場
合に、プログラムのＣ１カバレッジテストでは、ソース
プログラムのコンパイラ／アセンブラ等で直前にソフト
ウェアによる割り込み命令を挿入したコードを発生さ
せ、図７に示すように、ソフトウェアによる割り込み先
で割り込み元の実行アドレスとＣＰＵフラグの状態を調
べ、成立／不成立どちらの条件で実行されるかの処理を
行い、割り込み発生元のプログラムに戻る。実行停止
後、実行アドレスとＣＰＵフラグの状態、テストプログ
ラムを処理し結果を出力する。テスト後、挿入したソフ
トウェア割り込み命令を削除したコードを出荷する。

【００１１】また、このように、プログラムの一部を変
更して、プログラムのカバレ−ジ測定を行なう方法とし
ては、例えば特開平３−２０４０４４号公報に開示され
ている。この方法は、翻訳過程において、分岐命令の特
定ビットを変更することにより分岐命令がカバレ−ジ測
定対象として認識されるとともに、命令コ−ドに分岐命
令の実行状況を記録するための情報エリアを設け、カバ
レッジ解析を行なうようにしたものである。

【００１２】このような方法にあっては、上述したよう
に、デバッグ時のプログラムと製品化されて出荷される
プログラムが相異することになり、製品化されるプログ
ラムの信頼性が低下することになる。さらに、命令コ−
ドに情報エリアを設けることは、プログラム量の増大及
びこれらを格納する記憶領域の増大を招くことになり、
コストが大幅に上昇することになる。

【００１３】一方、ＩＣＥを用いた方法は、ソフトウェ
アによる方法に比べ、テスト時のプログラムコードと出
荷プログラムコードが同一となり、プログラムコード量
の増加、あるいはコンパイラ／アセンブラにＣ１カバレ
ッジ機能を内蔵することによる複雑化等の弊害がないこ
とに特徴がある。

【００１４】例えば、図８に示すようなターゲットシス
テム（ＣＰＵ５１、メモリ５２）とＩＣＥ５３の接続例
において、ＩＣＥ５３はＣＰＵ５１の実行命令をモニタ
ーしており、プログラムメモリ５２からの条件分岐命令
を検出すると、ＣＰＵ５１の命令フェッチと合わせてＣ
ＰＵ５１が実行前ブレーク制御信号を取り込むようにす
る。ＣＰＵ５１では命令のデコード時に実行前ブレーク
制御信号が活性化していれば、命令の実行を行わず予め
決められたハードウェアによる割り込み処理の実行を開
始する。

【００１５】この割り込み処理の内容としては、ＣＰＵ
フラグと条件分岐命令をデコードしたことをＩＣＥ５３
に送出する処理を行う。ＩＣＥ５３ではターゲットＣＰ
Ｕ５１のフラグを受信してＣ１カバレッジの処理を行
う。別の例としては、ターゲットＣＰＵ５１の割り込み
処理プログラムのみでＣ１カバレッジの処理を行うこと
も可能である。この時、Ｃ１カバレッジの割り込み処理
中、再び、条件分岐命令で実行前ブレークを多重にしな
いようにする注意が必要である。

【００１６】次に、Ｃ１カバレッジの測定実現方法にお
いて、ソフトウェアによる方法とＩＣＥを用いた方法に
ついて問題点を述べる。

【００１７】ソフトウェアによる方法はテスト時のプロ
グラムコードと出荷プログラムコードが同一ではないこ
とから、出荷プログラムコードについての品質がコンパ
イラ／アセンブラに依存してしまい、Ｃ１カバレッジの
ソフトウェア品質テストが十分に行えないという重大な
問題がある。また、条件分岐命令の直前にＣ１カバレッ
ジ調査のためのソフトウェア割り込み命令を挿入するた
め、プログラムコード量の増大と、挿入したソフトウェ
ア割り込み命令のアドレスとフラグ状態を記憶させるた
めの本来必要としない記憶領域をメモリ空間上に設定し
なければならない。

【００１８】更に、命令ループ処理内において、挿入し
たソフトウェア割り込み命令のプログラムフェッチを行
う分実行スピードが低下するというオーバーヘッドを生
じ、好ましくない面がある。また更に、ＲＯＭ化したプ
ログラムに対しては、新たな命令の挿入は原理的に不可
能である。そのため、シングルステップ等で実行させる
が、著しく実行速度の低下をもたらし、実時間処理の要
求されるプログラムではチェックが困難でもあり効果も
薄い。

【００１９】一方、ＩＣＥを用いた方法は、ターゲット
ＣＰＵが命令フェッチする条件分岐命令をＣＰＵ外部
（ＩＣＥ）で検出し、実行前ブレークをターゲットＣＰ
Ｕに送出しなければならないため、条件分岐命令の検出
（ビットパターンデコード）による時間と実行前ブレー
ク信号をＣＰＵ外部から入力する伝達遅れのため、通
常、条件分岐命令は最小２サイクル命令であるにもかか
わらず、高速ＣＰＵを用いたターゲットＣＰＵの条件分
岐命令実行でのプログラムカウンタ更新前にプログラム
カウンタの更新を阻止する実行前ブレーク信号を入力す
ることが困難となっている。そのため、本来のＣＰＵ速
度でのデバッグが不可能となっていた。

【００２０】

【発明が解決しようとする課題】従来、ＣＰＵのデバッ
グ機能はＣＰＵのコストパフォーマンスをよくするため
に、ＣＰＵにデバッグ機能を内蔵させるよりもＩＣＥを
多機能にすることによりデバッグ機能を充実させてき
た。

【００２１】しかし、近年、ソフトウェアは巨大化、複
雑化の傾向にありマイコン応用システムの中でも重要性
が増してきている。その中で、ソフトウェアの事故によ
る被害の重大性が一般に広く認識されてきていることに
より、ハードウェアの場合と同じく実際の動作条件に近
い環境でのデバッグ及び品質の管理、向上を効率よく行
うことが重要視されるに至っている。

【００２２】しかし、マイクロプロセッサ応用分野の拡
大、応用製品の高機能多機能化によるＣＰＵ高速動作の
要求があり、また、集積回路製造技術の微細化及び、製
造プロセスの発展、ＣＰＵ設計技術の高度化により、ま
すますＣＰＵは高速動作可能となる傾向にあることは周
知の事実である。この進歩にもかかわらず、実際の動作
条件に近い環境、特に、ＣＰＵ高速動作でのデバッグは
困難になってきている。

【００２３】そこで、この発明は、上記に鑑みなされた
ものであり、その目的とするところは、ソフトウェアの
品質を向上させるのに非常に効果があるＣ１カバレッジ
を最小限のオーバーヘッドで行うためのデバッグ機能を
具備した情報処理装置を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１特徴は、命令デコーダに与えられる
複数の命令の中から条件付き分岐命令のみを専用に検出
する検出手段と、前記検出手段により条件付き分岐命令
が検出されると、ブレーク処理を実行するか否かの指示
に基づいて、条件付き分岐命令の次に実行予定の命令が
実行される前に、ブレーク処理の実行開始を指令する指
令手段と、前記指令手段からの指令により、条件付き分
岐命令の次に実行予定の命令が実行される前に、予め設
定されたブレーク処理を開始実行させるブレーク手段と
から構成される。

【００２５】また、この発明の第２の特徴は、プリフェ
ッチされた命令を格納する命令キューと、前記命令キュ
ーに格納された条件付き分岐命令のみを専用に検出する
検出手段と、前記検出手段により条件付き分岐命令が検
出されると、ブレーク処理を実行するか否かの指令に基
づいて、検出された条件付き分岐命令の前にブレーク処
理を開始実行させる命令を挿入する挿入手段と、前記挿
入手段により挿入された命令をデコードするデコーダと
から構成される。

【００２６】

【作用】上記構成において、この発明は、条件分岐命令
がデコードされる前に専用の検出手段により条件分岐命
令を検出し、この検出結果にしたがって条件分岐命令処
理後に予め設定されたブレーク処理を行うようにしてい
る。

【００２７】

【実施例】図１は、本発明の第１の実施例に係わる情報
処理装置を含むカバレッジの測定を行う構成を示す図で
ある。

【００２８】図１において、本発明の特徴となるＣＰＵ
１は割り込み制御回路２を含む命令デコーダ３、条件分
岐命令検出回路４及び実行前ブレーク発生回路５を備え
て構成されている。

【００２９】Ｃ１カバレッジ測定を行う場合、被測定プ
ログラムをメモリ６に格納しＩＣＥ７より条件付き実行
前ブレーク制御信号をＣＰＵ１に送出する。ＣＰＵ１の
条件分岐命令検出回路４は常に命令デコーダ３に入力さ
れる条件分岐命令、詳細は条件分岐命令に相当するビッ
トパターンを検出して、その結果を条件付き実行前ブレ
ーク発生回路５に送出する。条件付き実行前ブレーク発
生回路５はＩＣＥ７からの条件付き実行前ブレーク制御
信号にしたがって条件付き実行前ブレーク信号を命令デ
コーダ３内の割り込み制御回路２に出力する。命令デコ
ーダ３内の割り込み制御回路２は条件分岐処理中プログ
ラムカウンタの更新を禁止し、条件分岐処理後のサイク
ルで条件付き実行前ブレークの割り込み動作を開始す
る。

【００３０】条件付き実行前ブレーク制御信号の詳細
は、通常ブレーク有無信号と実行前ブレークを主とする
信号である。命令デコーダ３の割り込み制御回路２に入
力された条件付き実行前ブレーク信号は、命令デコーダ
３が命令における先頭語を読み出す場合にのみ処理さ
れ、他の場合は無視するようにすると、専用の条件分岐
命令検出回路４は比較的容易に実現することができる。

【００３１】条件付き実行前ブレークの割り込みが発生
すると、ＩＣＥ７ではＣＰＵ１のアドレスバスをモニタ
ーすること等によって、ＣＰＵ１が条件付き実行前ブレ
ークの割り込み処理を開始したことを検出する。ＣＰＵ
１での条件付き実行前ブレークの割り込み処理中は、条
件分岐命令の中で多重に条件付き実行前ブレークの割り
込みを起こさないようにするために条件付き実行前ブレ
ーク制御信号を停止する。

【００３２】なお、割り込み処理において、条件分岐命
令を使用しないならば、必ずしも条件付き実行前ブレー
ク制御信号を停止する必要はないが、極めてプログラム
の効率が低下する。

【００３３】ＣＰＵ１は条件付き実行前ブレーク割り込
みが発生したプログラム番地と、フラグをＩＣＥ７に送
出する。ＩＣＥ７ではこれらのデータを受信して、プロ
グラム番地と、フラグを分類する。この処理はＣＰＵ１
の被測定プログラムがアクセスしないＲＡＭ６をＣＰＵ
１の条件付き実行前ブレーク割り込みで使用し、ＩＣＥ
７とのデータ送信を行わずに処理することも可能であ
る。

【００３４】ＣＰＵ１とＩＣＥ７で条件付き実行前ブレ
ークの割り込み処理が終了した後、再び被測定プログラ
ムに戻る。ＩＣＥ７ではＣＰＵ１のアドレスバスをモニ
ターすること等によってＣＰＵ１が条件付き実行前のブ
レークの割り込みを終了したことを検出して、再び条件
付き実行前ブレーク制御信号をＣＰＵ１に送出する。こ
の動作を必要とする回数または時間繰り返す。

【００３５】被測定プログラムの実行終了後、分類した
アドレスとフラグ及び、被測定プログラムの処理によっ
て条件分岐命令の条件成立／不成立の情報が得られ、こ
れがＣ１カバレッジの測定結果となる。

【００３６】このように、ＣＰＵ１が実行する条件分岐
命令を命令デコーダ３外部の条件分岐命令を専用に検出
する検出回路４によって検出し、命令デコーダ３内の割
り込み制御回路２へ入力される実行前ブレーク（条件付
き実行前ブレーク）信号を発生する回路５をマイクロコ
ンピュータに内蔵させる。

【００３７】これにより、Ｃ１カバレッジ測定を行う場
合には、ＣＰＵ１外部よりＣＰＵ１に条件付き実行前ブ
レーク制御信号を入力する。条件分岐命令を専用に検出
する検出回路４が条件分岐命令を検出し、条件付き実行
前ブレーク信号を発生する回路５が動作する。ＣＰＵ１
は条件分岐命令をデコードする度に条件付き実行前ブレ
ークが入るようになるため、Ｃ１カバレッジの測定が可
能となる。

【００３８】したがって、Ｃ１カバレッジ測定時、また
はソフトウェアデバッグ時、条件分岐命令を高速に検出
して条件付き実行前ブレーク信号をＣＰＵ１の命令デコ
ーダ３の割り込み制御回路２に直接与えることにより、
ＣＰＵ１の速度の低下を起こさずに条件付き実行前ブレ
ークを実現することができる。このことは、ＣＰＵ１の
命令デコーダ３外部であって条件分岐命令を専用に検出
する回路４をＣＰＵ１に内蔵させて、複雑かつ多数の素
子からなるために動作が低速なＣＰＵ１の命令デコーダ
３よりも高速に条件分岐命令を検出し、命令デコーダ３
の割り込み制御回路２に条件付き実行前ブレーク信号を
直接与えることにより可能となる。

【００３９】バスを監視しながら、ＣＰＵ１外部から条
件付き実行前ブレーク制御信号をＣＰＵ１に与えること
により、被テストプログラムの特定範囲、または特定条
件の場合だけをテストすることが可能となり、一括して
すべてをテストする場合と比較してテストによる実行速
度の低下、あるいは必要メモリ量の増大等のオーバーヘ
ッドを低減することができる。

【００４０】また、命令デコーダ３外部に条件分岐命令
を専用に検出する検出回路４を設けることにより、容易
かつ、デバッグ機能強化に対してチップ面積の増加を最
小限に抑えることができる。

【００４１】さらに、被デバッグプログラムを何ら変更
することなくデバッグ作業が行なわれるため、従来の技
術に内在するデバッグ作業における信頼性の低下を招く
ことなくデバッグ作業を実施することができる。

【００４２】図２は本発明の第２の実施例に係わる情報
処理装置を含むＣ１カバレッジの測定を行う構成を示す
図である。ＣＰＵ１１は割り込み制御回路１２を含む命
令デコーダ１３、条件分岐命令検出回路１４、条件付き
実行前ブレーク発生回路１５及び、条件付き実行前ブレ
ーク発生制御回路１６を備えて構成されている。

【００４３】前述した第１の実施例においては、条件付
き実行前ブレーク割り込みが発生した場合、ＩＣＥ７で
はＣＰＵ１での条件付き実行前ブレークの割り込み処理
中は、再び条件分岐命令で多重に条件付き実行前ブレー
クの割り込みを起こさないようにするために、条件付き
実行前ブレーク制御信号を停止する。

【００４４】このため、ＩＣＥ７によってＣＰＵ１のア
ドレスバスをモニターする等によって、ＣＰＵ１が条件
付き実行前ブレークの割り込みに入ったことを検出する
ことは、ＩＣＥ７の応答速度によりＣＰＵ１の動作速度
を制限してしまう場合がある。また、ＣＰＵ１の条件付
き実行前割り込み処理において条件分岐命令を使用しな
いことは、プログラム効率を大幅に低下させることにな
る。この問題を解決したのがこの第２の実施例である。

【００４５】第２の実施例にあっては、条件付き実行前
ブレークを行わせる場合に、条件付き実行前ブレーク発
生制御回路１６は、ＩＣＥ７から条件付き実行前ブレー
ク制御信号が与えられると、ＣＰＵ１１の命令デコーダ
１３からＣＰＵ１１が条件付き実行前ブレーク割り込み
処理中でなく条件分岐命令が検出されると、条件付き実
行前ブレーク発生回路１５が動作し、命令デコーダ１３
に条件付き実行前ブレーク信号が入力され、条件付き実
行前割り込み処理を行なわれる。また、条件付き実行前
ブレーク発生制御回路１６には条件付きブレーク実行信
号が入力され、条件付き実行前ブレーク信号の発生を禁
止するため、条件付き実行前ブレークの割り込み処理中
は再び条件付き実行前ブレークを行うことはない。

【００４６】また、条件付き実行前割り込み処理中は、
再び条件付き実行前ブレークの割り込みを受け付けない
機能を命令デコーダ１３にもたせることも同様の機能で
実現が可能である。

【００４７】図３は本発明の第３の実施例に係わる情報
処理装置を含むＣ１カバレッジの測定を行う構成を示す
図である。ＣＰＵ２１は命令キュー２２を含む命令デコ
ーダ２３、条件分岐命令検出回路２４、条件付き実行前
ブレーク発生回路２５及び、条件付き実行前ブレーク発
生制御回路２６を備えて構成されている。

【００４８】Ｃ１カバレッジ測定を行う場合は、前述し
た第１の実施例と同様に被測定プログラムをメモリ６に
セットし、条件付き実行前ブレーク制御信号をＣＰＵ１
に送出する。ＣＰＵ１の条件分岐命令検出回路２４は常
に命令キュー２２に入力される条件分岐命令を検出し、
その結果を条件付き実行前ブレーク発生回路２５に送
る。条件付き実行前ブレーク発生回路２５はＩＣＥ７か
らの条件付き実行前ブレーク制御信号に従い条件付き実
行前ブレーク信号（命令）を命令キュー２２に入力す
る。命令デコーダ２３は命令キュー２２の出力において
実行前ブレーク信号（命令）をデコードすると、命令デ
コーダ２３内の割り込み制御回路２７を動作させ、条件
付き実行前ブレークの割り込み開始を行う。

【００４９】Ｃ１カバレッジの測定結果は、前述した第
１の実施例と同様にして得られる。

【００５０】また、条件付き実行前ブレークの割り込み
が多重に起こることの防止は、前述した第２の実施例と
同様にして防止できる。

【００５１】このように、ＣＰＵ２１の命令デコーダ２
３に命令キュー２２が内蔵されている場合は、命令キュ
ー２２に入力される条件分岐命令を命令デコーダ２３外
部の条件分岐命令を検出する専用の検出回路２４で検出
し、外部から条件付き実行前ブレーク実行信号が入力さ
れていれば、条件付き実行前ブレーク信号（命令）を発
生し、命令デコーダ２３内の命令キュー２２へ入力する
回路２５を内蔵するようにしている。

【００５２】そして、ＣＰＵ２の命令デコーダ２３が命
令キュー２２の出力において条件付き実行前ブレーク信
号（命令）をデコードすることにより、命令デコーダ２
３内の割り込み制御回路２７を動作させ、条件付き実行
前ブレークの割り込み動作を開始している。

【００５３】この第３の実施例のように、命令キュー２
２に実行前ブレーク信号を入力する方法は、命令デコー
ダ２３内部の割り込み制御回路２７を命令デコーダ２３
外部から制御する必要がないため、信号のタイミングを
必要以上に複雑化せず、更に、動作速度の低下を起こす
こともない。したがって、この方法は、命令キュー本来
のＣＰＵバイサイクルの効率化に対応した方法でもあ
る。

【００５４】このように、ＣＰＵの命令デコーダは非常
に多数の回路素子を必要とし、構成も複雑であるため動
作が遅く、このようなデバッグ機能を命令デコード機能
と同時に構成するとデバッグ機能も動作が遅くなり、Ｃ
ＰＵ本来の動作速度を制限してしまう。特に、Ｃ１カバ
レッジの測定で必要な条件分岐命令を命令デコーダ外部
の条件分岐命令専用の回路で検出しているため、検出が
速く命令デコーダの割り込み処理制御回路へ余裕のある
タイミングで信号を入力することが可能となり、ＣＰＵ
本来の動作速度でデバッグ作業を行うことができる。

【００５５】また、Ｃ１カバレッジの測定及び実行は、
被測定プログラム外のハードウェア、ソフトウェアで行
うため、被測定プログラムには何ら手を加えることなく
測定が可能となり、Ｃ１カバレッジ測定の手続きが簡素
化できる。

【００５６】図４は条件分岐命令検出回路の一実施例を
示す構成図である。

【００５７】図４に示す検出回路は、条件分岐命令とし
て、減少＆ジャンプ・ノンゼロ（ＤＪＮＺ）と条件付き
ジャンブ（ＪＲcc）の場合の一例を示したものである。

【００５８】命令デコーダに入力される命令は、ＣＰＵ
の命令語の基本単位のビット幅で与えられ、ＤＪＮＺ命
令を検出するための比較に必要となるビット８〜ビット
１５と、ＪＲcc命令を検出するための比較に必要となる
ビッ１２〜ビット１５がＯＲゲート３１に与えられる。
このビット部分では、ＣＰＵの命令デコーダのあらゆる
ステートの場合で条件分岐命令ビットパターンの検出を
行っているため、命令の先頭語での条件分岐命令検出結
果とするために、命令デコーダで命令の先頭語を示すマ
イクロプログラムステート（ＩＮＩＴ）と、上述した命
令のビット部分とがＡＮＤゲート３２で論理積がとられ
ている。これにより、命令の先頭語での条件分岐命令の
検出が行なわれる。

【００５９】この検出結果は、後続の回路とのタイミン
グをとるために、ラッチ回路３３でラッチし、その出力
を条件分岐命令の検出フラグ（ＤＫ４ＣＣＩＮＳ）とし
ている。

【００６０】命令デコーダでは、命令語のデコードに対
してＣＰＵの状態をすべて制御しているために多数の信
号が集中している。このため、例えばマイクロプログラ
ム（ＰＬＡ又はＲＯＭ）を利用してこれらを一括して効
率良くデコードする方法がとられている。したがって、
特定の命令に対してのみデコードを行う回路を付加する
ことは、デコード方式を崩すことになり、デコード動作
に悪影響を与えることになる。

【００６１】これに対して、本発明の上述した実施例の
ように、条件分岐命令検出回路を命令デコーダの外部に
設けることにより、ＣＰＵの状態を示す信号を著しく減
少させることが可能となる。また、ＰＬＡやＲＯＭに
は、その構造上ビット線のプリチャージ時間が入力信号
のデコード時間以外に必要となるが、入力信号が少なけ
れば直接ゲートで受けるデコードが可能となり、動作速
度を著しく向上させることができるようになる。

【００６２】図５は実行前ブレーク発生回路の一実施例
を示す構成図である。

【００６３】このような回路は、ＣＰＵの外部からのブ
レーク信号の入力とＣＰＵでのブレーク受付のタイミン
グに制約があるために必要となる回路である。

【００６４】図５において、ＩＣＥから出力される条件
付き実行前ブレーク制御信号（ＢＤ４ＢＲＫ）と、命令
の先頭語を示すマイクロプログラム実行ステート（ＩＮ
ＩＴ）と、条件分岐命令の検出によって実行前ブレーク
を発生させるか、あるいは無条件にブレークを発生させ
るかを示すブレーク選択信号（ＢＲＫＣＮＴ）をラッチ
回路３４によってラッチした出力とが、ＡＮＤゲート３
５に与えられ論理積がとられている。条件分岐命令実行
前ブレークは命令の先頭語のみに付随して入力されるこ
とがあるが、命令の先頭語だけで判別できない場合があ
るため、条件分岐命令実行前ブレークが入力されたこと
を内部に保持する必要があり、ＯＲゲート３６、ラッチ
回路３７、リセット信号と命令の先頭を示すマイクロプ
ログラム実行ステート（ＩＮＩＴ）とが入力されている
ＡＮＤゲート３８及びラッチ回路３９により構成された
ラッチループによって、ＡＮＤゲート３５の出力がラッ
チされている。

【００６５】ラッチされた条件分岐命令実行前ブレーク
の要求は、条件分岐命令の検出フラグ（ＤＫ４ＣＣＩＮ
Ｓ）とＡＮＤゲート４０により論理積がとられ、その出
力が実行前条件付ブレーク要求フラグとして割込み制御
回路に与えられる。

【００６６】一方、無条件でのブレーク発生がラッチ回
路３４にラッチされて選択されている場合には、命令の
先頭を示すマイクロプログラム実行ステート（ＩＮＩ
Ｔ）の入力だけでブレーク発生のフラグを発生できるた
め、条件付き実行前ブレーク制御信号（ＢＤ４ＢＲＫ）
と、無条件ブレーク発生を示す選択信号と、命令の先頭
を示すマイクロプログラム実行ステート（ＩＮＩＴ）と
をＡＮＤゲート４１により論理積をとり、その出力が実
行前無条件ブレーク要求フラグとして割込み制御回路に
与えられる。

【００６７】

【発明の効果】以上説明したように、この発明によれ
ば、条件分岐命令がデコードされる前に専用の検出手段
により条件分岐命令を検出し、この検出結果にしたがっ
て条件分岐命令処理後に予め設定されたブレーク処理を
実行するようにしたので、プログラムに何ら手を加える
ことなく、また、情報処理装置の処理速度を低下させる
ことなく、デバッグ作業を確実に行うことができるよう
になる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係わる情報処理装置
を含むデバッグ処理の構成を示すブロック図である。

【図２】この発明の第２の実施例に係わる情報処理装置
を含むデバッグ処理の構成を示すブロック図である。

【図３】この発明の第３の実施例に係わる情報処理装置
を含むデバッグ処理の構成を示すブロック図である。

【図４】条件分岐検出回路の一構成例を示す図である。

【図５】実行前ブレーク発生回路の一構成例を示す図で
ある。

【図６】従来のＣ０カバレッジにおけるプログラムフロ
ーを示す図である。

【図７】従来のＣ１カバレッジにおけるプログラムフロ
ーを示す図である。

【図８】ハードウェアによりＣ１カバレッジを実施する
ための従来の構成を示す図である。

【符号の説明】

１，１１，２１ＣＰＵ２，１２，２７割り込み制御回路３，１３，２３命令デコーダ４，１４，２４条件分岐命令検出回路５，１５，２５条件付き実行前ブレーク発生回路６メモリ７ＩＣＥ１６，２６条件付き実行前ブレーク発生制御回路２２命令キュー

Claims

【特許請求の範囲】

【請求項１】命令デコーダに与えられる複数の命令の
中から条件付き分岐命令のみを専用に検出する検出手段
と、前記検出手段により条件付き分岐命令が検出されると、
ブレーク処理を実行するか否かの指示に基づいて、条件
付き分岐命令の次に実行予定の命令が実行される前に、
ブレーク処理の実行開始を指令する指令手段と、前記指令手段からの指令により、条件付き分岐命令の次
に実行予定の命令が実行される前に、予め設定されたブ
レーク処理を開始実行させるブレーク手段とを有するこ
とを特徴とする情報処理装置。
【請求項２】前記ブレーク手段は、ブレーク処理を開
始実行させる場合には、条件付き分岐命令における条件
の成立／不成立にかかわらず、条件付き分岐命令の処理
後にプログラムカウンタの更新を禁止し、命令処理後の
サイクルで予め設定された割り込み処理を開始実行させ
る割り込み制御回路からなることを特徴とする請求項１
記載の情報処理装置。
【請求項３】前記ブレーク手段は、ブレーク処理が実
行されている時に、このブレーク処理中に前記検出手段
により条件付き分岐命令が検出されて、前記指令手段に
よりブレーク処理が指令された場合には、多重のブレー
ク処理を禁止してなることを特徴とする請求項１又は２
記載の情報処理装置。
【請求項４】ブレーク処理が実行されている時に、こ
のブレーク処理中に前記検出手段により条件付き分岐命
令が検出された場合には、前記指令手段によるブレーク
処理の指令を禁止させる指令制御手段を有することを特
徴とする請求項１又は２記載の情報処理装置。
【請求項５】プリフェッチされた命令を格納する命令
キューと、前記命令キューに格納された条件付き分岐命令のみを専
用に検出する検出手段と、前記検出手段により条件付き分岐命令が検出されると、
ブレーク処理を実行するか否かの指令に基づいて、検出
された条件付き分岐命令の前にブレーク処理を開始実行
させる命令を挿入する挿入手段と、前記挿入手段により挿入された命令をデコードするデコ
ーダとを有することを特徴とする情報処理装置。
【請求項６】ブレーク処理が実行されている時に、こ
のブレーク処理中に前記検出手段により条件付き分岐命
令が検出されて、前記挿入手段によりブレーク処理を開
始実行させる命令が挿入された場合には、この挿入され
た命令を実行せず多重のブレーク処理を禁止してなるこ
とを特徴とする請求項５記載の情報処理装置。
【請求項７】ブレーク処理が実行されている時に、こ
のブレーク処理中に前記検出手段により条件付き分岐命
令が検出された場合には、前記挿入手段によるブレーク
処理を開始実行させる命令の挿入を禁止させる挿入制御
手段を有することを特徴とする請求項５記載の情報処理
装置。