JPH05334076A - 中央演算処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 命令ステップ数を増加させることなく、しか
も内部、外部ＲＡＭのいかんにかかわらず連続したデー
タを制限なく所望の領域にそっくり転送する。 【構成】 データのＭＯＶＥ（移動）を行うとき、プロ
グラムＲＯＭから出力される命令に含まれるオペランド
ＯＰ１、ＯＰ２をそれぞれインクリメント回路２１、２
２によって順次インクリメンし、これらのインクリメン
ト回路２１、２２から順次出力されるオペランドＯＰ
１、ＯＰ２をアドレスデータとして用いて演算用ＲＡＭ
をアドレッシングして演算データの書込み又は読み出し
を行う。したがって、データの移動に際して命令をデー
タ分だけ持つ必要がなく、命令ステップ数を増加させず
に、連続したデータの転送が行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、中央演算処理装置（Ｃ
ＰＵ）に係わり、特に、データを記憶した記憶装置から
データを読み出しあるいは書き込みする方式を改良した
中央演算処理装置に関する。

【０００２】

【従来の技術】従来の中央演算処理装置（以下、ＣＰＵ
という）においては、プログラムを記憶した記憶装置か
ら読み出される命令によりデータを記憶したレジスタあ
るいはＲＡＭをアクセスし、演算を行うようになってい
る。これらの命令には各種あるが、その中でデータをＲ
ＡＭの特定の領域から別の領域に移動させるいわゆるＭ
ＯＶＥ命令がある。

【０００３】この命令は、ＭＯＶＥを示すオペコード
１、移動させるデータを記憶する領域を示すオペランド
１、および新たに移動させる領域を示すオペランド２か
らなっている場合が多い。そして、これによってＲＡＭ
に記憶されているデータの移動ができるが、特定の領域
に連続して記憶されたデータを、別の領域にそっくりそ
のまま転送する場合には、この命令をデータ分だけ持つ
必要がある。

【０００４】ところが、このような方式では非常に命令
ステップ数が増加してしまい、プログラムを記憶するメ
モリ容量が増大するという欠点がある。

【０００５】このような問題を解決するために、例えば
ＣＰＵ内に転送用のアドレスカウンタを設け、このアド
レスカウンタの上位ビットを転送先のアドレスデータに
よって変化させて下位ビットは共用するという方式があ
る。

【０００６】この方式では、例えば転送されるデータの
記憶されているアドレスを、１０００（Ｈ）番地〜１１
１１（Ｈ）番地とすると、転送先を示すオペランドはこ
の番地に加算する値を示し、例えば、加算値が１０００
（Ｈ）番地であると、転送先は２０００（Ｈ）番地〜２
１１１（Ｈ）番地となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記構
成にすれば、一命令で連続したデータを転送できるとい
う利点があるものの、転送先が限定されてしまうという
新たな欠点がある。これは、転送先がメモリマップで予
め決っており、その部分にしか退避できないからであ
る。このため、ＲＡＭの使用が制限されてしまうという
問題点があった。

【０００８】また、このデータＲＡＭが外付けである場
合、連続したデータを内部ＲＡＭとやりとりする際に、
外部ＲＡＭのデータをまず読み出してポート（ｐｏｒ
ｔ）端子に出力し、次いで、アドレスデータ（内部、外
部ＲＡＭ共）をインクリメントして次のデータを転送す
るという動作を行わなければならない。特に、外部ＲＡ
Ｍの場合には、内部ＲＡＭのアドレスを指定するのとは
別の命令が必要であり（現時点では同時指定できるもの
はない）、どうしても命令ステップ数が多くなるという
という問題点があった。

【０００９】そこで本発明は、命令ステップ数を増加さ
せることなく、しかも内部、外部ＲＡＭのいかんにかか
わらず連続したデータを制限なく所望の領域にそっくり
転送できる中央演算処理装置を提供することを目的とし
ている。

【００１０】

【課題を解決するための手段】上記目的達成のため、本
発明による中央演算処理装置は、複数の命令からなる所
定のプログラムを記憶するプログラム記憶手段と、この
プログラム記憶手段をアドレッシングして記憶された命
令を順次読み出すためのアドレスデータを発生するアド
レッシング手段と、演算用データを書込み読み出し可能
な演算データ記憶手段と、前記プログラム記憶手段から
出力される命令に含まれるオペコードを解読する命令解
読手段と、前記プログラム記憶手段から出力される命令
に含まれるオペランドを順次インクリメントするインク
リメント手段と、このインクリメント手段から順次出力
されるオペランドを用いて前記演算データ記憶手段をア
ドレッシングして演算データを書込み又は読み出しする
演算データアドレッシング手段と、前記命令解読手段の
出力に従って前記演算データ記憶手段に対する演算を実
行する演算手段と、を備えたことを特徴とする。

【００１１】また、好ましい態様として、前記プログラ
ム記憶手段に記憶されているプログラムの命令に含まれ
るオペランドは、前記演算用データ記憶手段のデータを
読み出す第１オペランドと、データを前記演算用データ
記憶手段に書き込む第２オペランドと、からなることを
特徴とする。

【００１２】前記プログラム記憶手段に記憶されている
プログラムの命令に含まれるオペランドは、前記演算用
データ記憶手段のデータを読み出し書込みするアドレス
データと、インクリメント回数を表すインクリメントデ
ータとからなり、前記インクリメント手段は、前記アド
レスデータを前記インクリメントデータを表す回数分順
次インクリメントすることを特徴とする。

【００１３】前記演算用データ記憶手段は、外部ＲＡＭ
によって構成されていることを特徴とする。

【００１４】

【作用】本発明では、例えばデータのＭＯＶＥ（移動）
を行うとき、プログラム記憶手段から出力される命令に
含まれるオペランドがインクリメント手段によって順次
インクリメントされ、このインクリメント手段から順次
出力されるオペランドをアドレスデータとして用いて演
算データ記憶手段をアドレッシングして演算データの書
込み又は読み出しが行われる。

【００１５】したがって、データの移動に際して命令を
データ分だけ持つ必要がなく、命令ステップ数を増加さ
せずに、連続したデータの転送が可能になる。また、転
送先に制限が加わらず、自由に所望の領域に転送でき
る。

【００１６】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。第１実施例 図１は本発明に係る中央演算処理装置（ＣＰＵ）の第１
実施例の概略構成を示すブロック図である。この図に示
すＣＰＵ１は大きく分けてプログラムＲＯＭ２、インス
トラクションデコーダ（ＯＰデコーダ）３、タイミング
信号発生回路４、アドレス制御回路５、演算用ＲＡＭ
６、ＡＬＵ７およびプログラムカウンタ（ＰＣ回路）８
を含んでいる。そして、各回路間はデータバス９によっ
て相互に接続されている。なお、データバス９における
添字はデータのビット数である。

【００１７】プログラムＲＯＭ（プログラム記憶手段）
２はＣＰＵ１の処理動作に必要な命令、場合によっては
データを記憶しており、アドレス端子に入力されるアド
レスデータＲＡ０〜１５に従って内部に格納された命令
を順次呼び出し、呼び出した命令を２つに分けて２つの
出力端子群から外部に出力する。

【００１８】出力される命令のうち、一方の出力端子群
から出力される６ビットの命令ＰＯ１６〜２１はいわゆ
るオペコードであり、命令の種類を特定するものであ
る。オペコードは機械語の命令の一部で、ＣＰＵ１内に
おける基本的な操作機能を表す符号（コード）である。

【００１９】他方の出力端子群から出力される１６ビッ
トの命令ＰＯ０〜１５はいわゆるオペランドであり、演
算用ＲＡＭ６のメモリを特定するための数値化されたデ
ータである。そして、これらのオペコードおよびオペラ
ンドによって命令が構成されている。

【００２０】ここで、オペランドはＣＰＵ１内における
命令によって行われる操作の対象となるデータであり、
具体的には、アセンブリ言語を使用するときに必要で簡
単な規則と文法のうちの１つである。すなわち、アセン
ブリ言語で記述されるステートメント（文）は［ラベ
ル］、［命令コード］、［オペランド］、［コメント］
の４つから構成されるが、オペランドは命令コードで指
定されたメモリ番地、レジスタ名や数値を書くようにな
っている。

【００２１】本実施例では、オペランドが演算用ＲＡＭ
６のメモリ番地を特定するデータとなり、特にオペラン
ド１（ＯＰ１）、オペランド２（ＯＰ２１）に分けてア
ドレス制御回路５に出力される。各オペランド１（ＯＰ
１）、オペランド２（ＯＰ２）はアドレスデータＡＤ
１、ＡＤ２の何れかに対応する（図３参照）。また、本
実施例の場合、オペランド２（ＯＰ２）は演算用ＲＡＭ
６のデータを読み出す第１オペランドに相当し、オペラ
ンド１（ＯＰ１）は演算用ＲＡＭ６にデータを書き込む
第２オペランドに相当する。

【００２２】インストラクションデコーダ（命令解読手
段）３はオペコードを受けて、どのような命令であるか
を解釈して必要な制御信号を生成し、他の回路に出力す
る。命令は、この制御信号をもとにして実行される。ま
た、インストラクションデコーダ３は、特に信号ＷＯＰ
を生成してタイミング信号発生回路４に出力し、信号Ｗ
ＯＰはＭＯＶＥ命令のとき“Ｈ”レベルになる。

【００２３】タイミング信号発生回路４は、基本クロッ
クΦ１、Φ２（図示略）と、インストラクションデコー
ダ３からの制御信号を受けて種々のタイミング信号ＣＫ
１、ＣＫ２、ＣＫＴ１、ＣＫＴ２、Ｔ１、Ｔ２、Ｔ３、
ＣＫＲＯ、ＧＳＣ、ＧＳＡＬ、ＧＦＣ、ＧＦＡＬ、Ｒ／
Ｗ、ＴＨを生成して出力する。これらのタイミング信号
は他の回路の動作のタイミングを制御するために用いら
れる。

【００２４】アドレス制御回路（演算データアドレッシ
ング手段）５は、後述のインクリメント手段を含み、プ
ログラムＲＯＭ２から出力される命令に含まれるオペラ
ンドを順次インクリメントするとともに、インクリメン
トされたオペランドを用いて演算用ＲＡＭ６をアドレッ
シングして演算データを書込み又は読み出しするような
制御を行う。アドレス制御回路５の詳細は後述の図２に
示す。

【００２５】演算用ＲＡＭ（演算データ記憶手段）６
は、このアドレス制御回路５からのアドレスデータに基
づいて記憶されているデータを読み出したり、あるいは
書き込んだりする。

【００２６】ＡＬＵ（演算手段）７は、演算用ＲＡＭ６
からのデータあるいはデータバス１２を介して入力され
るデータを演算してその演算結果を演算用ＲＡＭ６に出
力する。

【００２７】プログラムカウンタ（アドレッシング手
段）８は、プログラムＲＯＭ２に記憶されているプログ
ラム（命令）を順次読み出すためのプログラムアドレス
を出力する。

【００２８】ＣＰＵ１の概略構成を述べたので、次にア
ドレス制御回路５の内部構成について説明する。図２は
アドレス制御回路５の内部構成を示す図てある。この図
において、アドレス制御回路５はインクリメント回路
（インクリメンタ）２１、２２、ラッチ回路２３〜２６
およびトランスミッションゲート２７〜３０を含んで構
成される。

【００２９】アドレス制御回路５には各種の制御信号が
入力されており、そのうちクロックＣＫＴ１、ＣＫＴ
２、ＣＫＲＯと、制御信号ＧＳＣ、ＧＳＡＬ、ＧＦＣ、
ＧＦＡＬはタイミング信号発生回路４から入力されるも
のである。

【００３０】ここで、上記各信号の概略を説明すると、
以下のようになる。 ＣＫ１、ＣＫ２：基本クロックＣＫ１、ＣＫ２は互いに
位相が半周期だけずれているもので、ＣＫ２の１周期が
１サイクルとなる。なお、Ｔ１、Ｔ２、Ｔ３は命令サイ
クルの信号である。

【００３１】ＣＫＴ１：基本クロックＣＫ１に同期し、
かつＴ１サイクルに同期するタイミングで発生し、イン
クリメント回路２２の出力（アドレス）をラッチ回路２
６にラッチしてインクリメントさせる。

【００３２】ＣＫＴ２：基本クロックＣＫ２に同期し、
かつＴ１サイクルとは別のタイミングで発生し、インク
リメント回路２１の出力（アドレス）をラッチ回路２４
にラッチしてインクリメントさせる。

【００３３】ＣＫＲＯ：基本クロックＣＫ２に同期し、
かつＴ１サイクルに同期するタイミングで発生し、オペ
ランド１（ＯＰ１）、オペランド２（ＯＰ２）をそれぞ
れラッチ回路２３、２５にラッチさせる。

【００３４】ＧＳＣ：通常は“Ｌ”で、ＭＯＶＥ命令の
開始時のＴ１サイクルに同期するタイミングで“Ｈ”に
なり、ラッチ回路２５にラッチされたプログラムＲＯＭ
２からのオペランド２（ＯＰ２）を演算用ＲＡＭ６に出
力したり、インクリメント回路２２に出力したりするた
めに用いられる。

【００３５】ＧＳＡＬ：通常は“Ｌ”で、ＭＯＶＥ命令
の途中のＴ１サイクルに同期するタイミングで“Ｈ”に
なり、インクリメント回路２２の出力をラッチしている
ラッチ回路２６の出力を再びインクリメント回路２２に
供給したり、演算用ＲＡＭ６に出力したりするために用
いられる。

【００３６】ＧＦＣ：通常は“Ｌ”で、ＭＯＶＥ命令の
開始時のＴ１サイクル終了に同期するタイミングで
“Ｈ”になり、ラッチ回路２３にラッチされたプログラ
ムＲＯＭ２からのオペランド１（ＯＰ１）を演算用ＲＡ
Ｍ６に出力したり、インクリメント回路２１に出力した
りするために用いられる。

【００３７】ＧＦＡＬ：通常は“Ｌ”で、ＭＯＶＥ命令
の途中のＴ１サイクル終了に同期するタイミングで
“Ｈ”になり、インクリメント回路２１の出力をラッチ
しているラッチ回路２４の出力を再びインクリメント回
路２１に供給したり、演算用ＲＡＭ６に出力したりする
ために用いられる。

【００３８】ラッチ回路２３は信号ＣＫＲＯが“Ｈ”に
なるタイミングでプログラムＲＯＭ２からのオペランド
１（ＯＰ１）をラッチし、トランスミッションゲート２
７を介して演算用ＲＡＭ６にアドレスデータＲＡＡ７〜
０として出力したり、インクリメント回路２１に供給し
たりする。

【００３９】同様に、ラッチ回路２５は信号ＣＫＲＯが
“Ｈ”になるタイミングでプログラムＲＯＭ２からのオ
ペランド２（ＯＰ２）をラッチし、トランスミッション
ゲート２９を介して演算用ＲＡＭ６にアドレスデータＲ
ＡＡ７〜０として出力したり、インクリメント回路２２
に供給したりする。

【００４０】インクリメント回路（インクリメント手
段）２１はラッチ回路２３からトランスミッションゲー
ト２７を介して入力されるオペランド１（ＯＰ１）を順
次インクリメントし、ラッチ回路２４はインクリメント
回路２１の出力をラッチする。ラッチ回路２４の出力Ｆ
ＣＮＴはトランスミッションゲート２７を介して演算用
ＲＡＭ６に８ビットのアドレスデータＲＡＡ７〜０とし
て出力されるとともに、再びインクリメント回路２１に
供給される。

【００４１】同様に、インクリメント回路（インクリメ
ント手段）２２はラッチ回路２５からトランスミッショ
ンゲート２９を介して入力されるオペランド２（ＯＰ
２）を順次インクリメントし、ラッチ回路２６はインク
リメント回路２２の出力をラッチする。ラッチ回路２６
の出力ＳＣＮＴはトランスミッションゲート３０を介し
て演算用ＲＡＭ６に８ビットのアドレスデータＲＡＡ７
〜０として出力されるとともに、再びインクリメント回
路２２に供給される。

【００４２】したがって、インクリメント回路２１、２
２はプログラムＲＯＭ２からのオペランド１（ＯＰ
１）、オペランド２（ＯＰ２）をそれぞれ順次インクリ
メントする機能を有している。

【００４３】トランスミッションゲート２７〜３０は、
そのゲートに供給される制御信号のレベルに対応してオ
ン／オフし、アドレスデータ（ここではオペランド）の
通過を許容／遮断するものである。具体的には、トラン
スミッションゲート２７はゲートに供給される信号ＧＦ
Ｃが“Ｌ”のときオフしてラッチ回路２３とインクリメ
ント回路２１（および演算用ＲＡＭ６）との接続を遮断
し、信号ＧＦＣが“Ｈ”のときオンして両者を接続させ
る。

【００４４】同様に、トランスミッションゲート２８は
ゲートに供給される信号ＧＦＡＬが“Ｌ”のときオフし
てラッチ回路２４とインクリメント回路２１（および演
算用ＲＡＭ６）との接続を遮断し、信号ＧＦＡＬが
“Ｈ”のときオンして両者を接続させる。

【００４５】トランスミッションゲート２９はゲートに
供給される信号ＧＳＣが“Ｌ”のときオフしてラッチ回
路２５とインクリメント回路２２（および演算用ＲＡＭ
６）との接続を遮断し、信号ＧＳＣが“Ｈ”のときオン
して両者を接続させる。

【００４６】トランスミッションゲート３０はゲートに
供給される信号ＧＳＡＬが“Ｌ”のときオフしてラッチ
回路２６とインクリメント回路２２（および演算用ＲＡ
Ｍ６）との接続を遮断し、信号ＧＳＡＬが“Ｈ”のとき
オンして両者を接続させる。

【００４７】次に、このＣＰＵ１の動作について説明す
る。最初に一般な動作から説明すると、まず本実施例の
場合、ＣＰＵ１は図３（Ａ）に動作のタイミングチャー
トを示すように、基本クロックＣＫ２の６サイクルで１
命令を実行する（信号Ｔ１でみると、３ステート２サイ
クル命令）。一方、図３（Ｂ）に示す動作例は基本クロ
ックＣＫ２の３サイクルで１命令を実行する場合（信号
Ｔ１でみると、３ステート１サイクル命令）で、参考と
してインクリメント手段を使用しない通常の１バイト転
送の動作例を示すものである。この基本クロックＣＫ２
に対して基本クロックＣＫ１は半周期だけ位相がずれて
いる。

【００４８】図３（Ａ）は、ＭＯＶＥ２命令を３ステー
ト２サイクル命令によって実行する場合のタイミングチ
ャートである。まず、プログラムカウンタ８により所定
のアドレスが指定されると、このアドレスに基づいてプ
ログラムＲＯＭ２から命令が読み出されて出力される。
具体的には、読み出された命令のうちオペコードがイン
ストラクションデコーダ３に出力され、オペランドがア
ドレス制御回路５に出力される。

【００４９】プログラムＲＯＭ２から出力された命令に
含まれるオペコードはインストラクションデコーダ３に
よって解読され、この解読結果に基づいて必要な制御信
号が生成されて他の回路に出力される。このとき、オペ
コードＯＰＣの解読結果は図３（Ａ）に示すように、Ｍ
ＯＶＥ２命令となり、これに応じてインストラクション
デコーダ３により信号ＷＯＰが“Ｈ”レベルに生成され
てタイミング信号発生回路４に出力される。

【００５０】これにより、タイミング信号発生回路４に
おいて所望のタイミング信号ＣＫ１、ＣＫ２、ＣＫＴ
１、ＣＫＴ２、Ｔ１、Ｔ２、Ｔ３、ＣＫＲＯ、ＧＳＣ、
ＧＳＡＬ、ＧＦＣ、ＧＦＡＬ、Ｒ／Ｗ、ＴＨが図３
（Ａ）に示すタイミングでレベルが変化するように生成
されて出力される。

【００５１】プログラムＲＯＭ２から出力された命令が
演算用ＲＡＭ６に記憶されているデータを移動するＭＯ
ＶＥ２命令であるとき、プログラムＲＯＭ２からアドレ
ス制御回路５に出力されたオペランドは演算用ＲＡＭ６
のメモリ番地を特定するデータとなり、例えばオペラン
ド２（ＯＰ２）は移動元のアドレスデータＡＤ１に対応
し、オペランド１（ＯＰ１）は移動先のアドレスデータ
ＡＤ２に対応する。

【００５２】アドレス制御回路５は、これらのオペラン
ド２（ＯＰ２）、オペランド１（ＯＰ１）に基づいて演
算用ＲＡＭ６のデータを移動させるアドレスデータをタ
イミング信号発生回路４からのタイミングに基づいて順
次発生する。

【００５３】具体的には、プログラムＲＯＭ２からアド
レス制御回路５にオペランド２（ＯＰ２）、オペランド
１（ＯＰ１）が出力されると、ＭＯＶＥ２命令が解読さ
れるタイミングに同期して信号ＷＯＰが“Ｈ”に立ち上
がるとともに、信号ＣＫＲＯおよび信号ＧＳＣが共に
“Ｈ”になる。すなわち、最初の１サイクルが開始す
る。

【００５４】信号ＣＫＲＯが“Ｈ”になることにより、
オペランド２（ＯＰ２）がラッチ回路２４にラッチされ
るとともに、オペランド１（ＯＰ１）がラッチ回路２３
にラッチされる。また、同時に信号ＧＳＣが“Ｈ”にな
ることにより、トランスミッションゲート２９がオンす
る。

【００５５】したがって、ラッチ回路２４にラッチされ
たオペランド２（ＯＰ２）がトランスミッションゲート
２９を通過して演算用ＲＡＭ６に８ビットの移動元のア
ドレスデータＡＤ１を示すものとして出力される。その
後、演算用ＲＡＭ６では上記アドレスデータＡＤ１をア
ドレスとして移動元のデータが読み出される。

【００５６】一方、ラッチ回路２４にラッチされたオペ
ランド２（ＯＰ２）はトランスミッションゲート２９を
通過した後、インクリメント回路２２にも供給され、イ
ンクリメント回路２２によってインクリメントされる。
インクリメントしたデータはＡＤ１＋１となり、信号Ｃ
ＫＴ１が“Ｈ”に立ち上がるタイミングでラッチ回路２
６にラッチされる。ラッチ回路２６にラッチされたデー
タはＳＣＮＴで表される（このときはＳＣＮＴ＝ＡＤ１
＋１）。

【００５７】次いで、最初の１サイクルが終了して次の
２サイクルに移行する。２サイクルの開始では、まず信
号ＧＳＣが“Ｌ”に立ち下がると同時に信号ＧＦＣが
“Ｈ”に立ち上がる。信号ＧＦＣが“Ｈ”になることに
より、トランスミッションゲート２７がオンする。

【００５８】したがって、ラッチ回路２３にラッチされ
たオペランド１（ＯＰ１）がトランスミッションゲート
２７を通過して演算用ＲＡＭ６に８ビットの移動先のア
ドレスデータＡＤ２を示すものとして出力される。その
後、演算用ＲＡＭ６では上記８ビットのアドレスデータ
ＡＤ２をアドレスとして信号Ｒ／Ｗ（“Ｌ”アクティ
ブ）が“Ｌ”に立ち下がるタイミングで移動先のアドレ
スにデータが書き込まれる。

【００５９】一方、ラッチ回路２３にラッチされたオペ
ランド１（ＯＰ１）はトランスミッションゲート２７を
通過した後、インクリメント回路２１にも供給され、イ
ンクリメント回路２１によってインクリメントされる。
インクリメントしたデータはＡＤ２＋１となり、信号Ｃ
ＫＴ２が“Ｈ”に立ち上がるタイミングでラッチ回路２
４にラッチされる。ラッチ回路２４にラッチされたデー
タはＦＣＮＴで表される（このときはＦＣＮＴ＝ＡＤ２
＋１）。

【００６０】また、１サイクルが終了して次の２サイク
ルに移行するとき、信号ＧＳＡＬが“Ｈ”に立ち上が
り、トランスミッションゲート３０がオンする。これに
より、ラッチ回路２６にラッチされているアドレスデー
タＳＣＮＴがトランスミッションゲート３０を通過して
演算用ＲＡＭ６に８ビットの次の移動元のアドレスデー
タＡＤ１＋１を示すものとして出力され、演算用ＲＡＭ
６でこのアドレスデータＡＤ１＋１をアドレスとして次
の移動元のデータが読み出される。

【００６１】また、ラッチ回路２６にラッチされている
アドレスデータＳＣＮＴはトランスミッションゲート３
０を通過した後、インクリメント回路２２にも供給さ
れ、インクリメント回路２２によってインクリメントさ
れ、インクリメントデータＡＤ１＋２となり、信号ＣＫ
Ｔ１が“Ｈ”に立ち上がるタイミングでラッチ回路２６
にラッチされる。このとき、ラッチ回路２６にラッチさ
れたデータＳＣＮＴはＳＣＮＴ＝ＡＤ１＋２となる。こ
のようにして移動元のアドレスデータＡＤ１がインクリ
メント回路２２によって順次インクリメントされる。

【００６２】同様に、１サイクルが終了して次の２サイ
クルに移行するとき、信号ＧＳＡＬが“Ｌ”に立ち下が
ると同時に信号ＧＦＡＬが“Ｈ”に立ち上がる。信号Ｇ
ＦＡＬが“Ｈ”になることにより、トランスミッション
ゲート２８がオンする。

【００６３】これにより、ラッチ回路２４にラッチされ
ているアドレスデータＦＣＮＴがトランスミッションゲ
ート２８を通過して演算用ＲＡＭ６に８ビットの次の移
動先のアドレスデータＡＤ２＋１を示すものとして出力
され、演算用ＲＡＭ６でこのアドレスデータＡＤ２＋１
をアドレスとして“Ｌ”アクティブの信号Ｒ／Ｗに同期
して次の移動先にデータが書き込まれる。

【００６４】また、ラッチ回路２４にラッチされている
アドレスデータＦＣＮＴはトランスミッションゲート２
８を通過した後、インクリメント回路２１にも供給さ
れ、インクリメント回路２１によってインクリメントさ
れ、インクリメントデータＡＤ２＋２となり、信号ＣＫ
Ｔ２が“Ｈ”に立ち上がるタイミングでラッチ回路２４
にラッチされる。このとき、ラッチ回路２４にラッチさ
れたデータＦＣＮＴはＦＣＮＴ＝ＡＤ２＋２となる。こ
のようにして移動先のアドレスデータＡＤ２がインクリ
メント回路２１によって順次インクリメントされる。

【００６５】このように、データを連続して移動させる
ＭＯＶＥ２命令を実行するとき、プログラムＲＯＭ２か
らアドレス制御回路５に出力される命令に含まれるオペ
ランド２（ＯＰ２）、オペランド１（ＯＰ１）がインク
リメント回路２１、２２によって順次インクリメンさ
れ、これらのインクリメント回路２１、２２からそれぞ
れ順次出力されるデータＡＤ２、ＡＤ１をアドレスデー
タとして用いて演算用ＲＡＭ６がアドレッシングされ、
データの読み出しおよび書込みが行われて、データの移
動が行われる。

【００６６】すなわち、転送先を示すアドレスデータが
順次、最初の番地に加算されてデータの転送が行われ、
一命令で連続したデータを転送できる。

【００６７】したがって、データの移動に際して命令を
連続データ分だけ持つ必要がなく、単にアドレスデータ
ＡＤ２、ＡＤ１を順次インクリメントしアドレスデータ
として演算用ＲＡＭ６をアドレッシングするのみでよい
から、命令ステップ数を増加させることなく、連続した
データの移動を行うことができる。

【００６８】また、転送先に制限が加わらず、例えば転
送先がメモリマップで予め決っており、その部分にしか
退避できないということがなく、したがって、ＲＡＭの
使用が制限されるという事態を避けて自由に所望の領域
に転送することができる。

【００６９】次に、インクリメント手段を使用しない通
常の１バイト転送の動作例を図３（Ｂ）を参照して説明
すると、プログラムカウンタ８により所定のアドレスが
指定された場合、このアドレスに基づいてプログラムＲ
ＯＭ２から命令が読み出されて出力される。具体的に
は、読み出された命令のうちオペコードがインストラク
ションデコーダ３に出力され、オペランドがアドレス制
御回路５に出力される。

【００７０】プログラムＲＯＭ２から出力された命令に
含まれるオペコードはインストラクションデコーダ３に
よって解読され、この解読結果に基づいて必要な制御信
号が生成されて他の回路に出力される。このとき、オペ
コードＯＰＣの解読結果は図３（Ｂ）に示すように、Ｍ
ＯＶＥ１命令となり、これに応じてインストラクション
デコーダ３により信号ＷＯＰが“Ｈ”レベルに生成され
てタイミング信号発生回路４に出力される。

【００７１】これにより、タイミング信号発生回路４に
おいて所望のタイミング信号ＣＫ１、ＣＫ２、ＣＫＴ
１、ＣＫＴ２、Ｔ１、Ｔ２、Ｔ３、ＣＫＲＯ、ＧＳＣ、
ＧＦＣ、Ｒ／Ｗ、ＴＨが図３（Ｂ）に示すタイミングで
レベルが変化するように生成されて出力される。

【００７２】プログラムＲＯＭ２から出力された命令が
演算用ＲＡＭ６に記憶されているデータを移動するＭＯ
ＶＥ１命令であるとき、プログラムＲＯＭ２からアドレ
ス制御回路５に出力されたオペランドは演算用ＲＡＭ６
のメモリ番地を特定するデータとなり、例えばオペラン
ド２（ＯＰ２）は移動元のアドレスデータＡＤ１に対応
し、オペランド１（ＯＰ１）は移動先のアドレスデータ
ＡＤ２に対応する。

【００７３】アドレス制御回路５は、これらのオペラン
ド２（ＯＰ２）、オペランド１（ＯＰ１）に基づいて演
算用ＲＡＭ６のデータを移動させるアドレスデータをタ
イミング信号発生回路４からのタイミングに基づいて順
次発生する。

【００７４】すなわち、プログラムＲＯＭ２からアドレ
ス制御回路５にオペランド２（ＯＰ２）、オペランド１
（ＯＰ１）が出力されると、ＭＯＶＥ１命令が解読され
るタイミングに同期して信号ＷＯＰが“Ｈ”に立ち上が
るとともに、信号ＣＫＲＯおよび信号ＧＳＣが共に
“Ｈ”になる。すなわち、命令サイクルが開始する。

【００７５】信号ＣＫＲＯが“Ｈ”になることにより、
オペランド２（ＯＰ２）がラッチ回路２４にラッチされ
るとともに、オペランド１（ＯＰ１）がラッチ回路２３
にラッチされる。また、同時に信号ＧＳＣが“Ｈ”にな
ることにより、トランスミッションゲート２９がオンす
る。

【００７６】したがって、ラッチ回路２４にラッチされ
たオペランド２（ＯＰ２）がトランスミッションゲート
２９を通過して演算用ＲＡＭ６に８ビットの移動元のア
ドレスデータＡＤ１を示すものとして出力される。その
後、演算用ＲＡＭ６では上記アドレスデータＡＤ１をア
ドレスとして移動元のデータが読み出される。

【００７７】次いで、信号ＧＳＣが“Ｌ”に立ち下がる
と同時に信号ＧＦＣが“Ｈ”に立ち上がる。信号ＧＦＣ
が“Ｈ”になることにより、トランスミッションゲート
２７がオンする。

【００７８】したがって、ラッチ回路２３にラッチされ
たオペランド１（ＯＰ１）がトランスミッションゲート
２７を通過して演算用ＲＡＭ６に８ビットの移動先のア
ドレスデータＡＤ２を示すものとして出力される。その
後、演算用ＲＡＭ６では上記８ビットのアドレスデータ
ＡＤ２をアドレスとして信号Ｒ／Ｗが“Ｌ”に立ち下が
るタイミングで移動先のアドレスにデータが書き込まれ
る。

【００７９】なお、信号ＧＳＡＬ、ＧＦＡＬ、ＣＫＴ
１、ＣＫＴ２のレベルは変化ぜず、データＳＣＮＴ、Ｆ
ＣＮＴも使用されない。

【００８０】このように、１バイトのデータを単に移動
させるＭＯＶＥ１命令を実行するとき、プログラムＲＯ
Ｍ２からアドレス制御回路５に出力される命令に含まれ
るオペランド２（ＯＰ２）、オペランド１（ＯＰ１）が
それぞれアドレスデータＡＤ２、ＡＤ１として用いら
れ、演算用ＲＡＭ６がアドレッシングされ、データの読
み出しおよび書込みが行われて、データの移動が行われ
る。

【００８１】第２実施例 次に、本発明の第２実施例について説明する。図４は本
発明に係る中央演算処理装置（ＣＰＵ）の第２実施例の
概略構成を示すブロック図である。この図に示すＣＰＵ
５１は大きく分けてプログラムＲＯＭ５２、インストラ
クションデコーダ（ＯＰデコーダ）５３、アドレス制御
回路５４、演算用ＲＡＭ５５、ＡＬＵ５６、プログラム
カウンタ（ＰＣ回路）５７およびクロック発生回路５８
を含んでいる。そして、各回路間はデータバス５９によ
って相互に接続されている。なお、データバス５９にお
ける添字はデータのビット数である。

【００８２】プログラムＲＯＭ（プログラム記憶手段）
５２はＣＰＵ５１の処理動作に必要な命令、場合によっ
てはデータを記憶しており、アドレス端子Ａに入力され
るアドレスデータに従って内部に格納された命令を順次
呼び出し、呼び出した命令を３つに分けて３つの出力端
子群から外部に出力する。

【００８３】出力される命令のうち、第１の出力端子群
から出力される６ビットの命令ＰＯ１６〜２１はいわゆ
るオペコードＯＰＣであり、命令の種類を特定するもの
である。オペコードＯＰＣは機械語の命令の一部で、Ｃ
ＰＵ５１内における基本的な操作機能を表す符号（コー
ド）である。このオペコードＯＰＣはラッチ回路６１を
介してインストラクションデコーダ５３に出力される。

【００８４】第２の出力端子群、第３の出力端子群から
それぞれ出力される８ビットの命令ＰＯ０〜７、ＰＯ８
〜１５はいわゆるオペランド１（ＯＰ１）、オペランド
２（ＯＰ２）であり、演算用ＲＡＭ５５のメモリを特定
するための数値化されたデータである。そして、これら
のオペコードおよび各オペランドによって命令が構成さ
れている。

【００８５】本実施例では、オペランドが演算用ＲＡＭ
６のメモリ番地を特定するデータとなり、特にオペラン
ド１（ＯＰ１）、オペランド２（ＯＰ２１）に分けてア
ドレス制御回路５４に出力される。ここで、オペランド
１（ＯＰ１）は演算用ＲＡＭ５５のデータを書込み読み
出しするアドレスデータＡＤ１に相当し、オペランド２
（ＯＰ２）はアドレスデータをインクリメントするイン
クリメント回数を表すインクリメントデータＳＣＮＴに
相当する。

【００８６】インストラクションデコーダ（命令解読手
段）５３はオペコードを受けて、どのような命令である
かを解釈して必要な制御信号を生成し、他の回路に出力
する（第１実施例のタイミング制御回路の機能も兼用す
る）。命令は、この制御信号をもとにして実行される。

【００８７】具体的には、インストラクションデコーダ
５３はクロック発生回路５８からのタイミング信号ＣＫ
１、ＣＫ２を受けて種々のタイミング信号ＣＫ３、ＣＫ
４、ＣＫＲＯ、ＧＦＣ、ＧＳＣ、ＧＦＡ、ＧＳＡ、ＣＫ
ＳＡ、ＣＫＲＡ、ＣＫＡＤ、ＣＫＩ、ＧＰＣ、ＧＩＤ、
ＴＨ、ＧＳＩ、ＧＦＤ、ＧＳＤ、ＣＫＲＡを生成して出
力する。これらのタイミング信号は他の回路の動作のタ
イミングを制御するために用いられる。

【００８８】アドレス制御回路（演算データアドレッシ
ング手段）５４は、後述のインクリメント手段を含み、
プログラムＲＯＭ５２から出力される命令に含まれるオ
ペランドを順次インクリメントするとともに、インクリ
メントされたオペランドを用いて演算用ＲＡＭ５５をア
ドレッシングして演算データを書込み又は読み出しする
ような制御を行う。アドレス制御回路５４の詳細は後述
する。

【００８９】演算用ＲＡＭ（演算データ記憶手段）５５
は、このアドレス制御回路５４からのアドレスデータに
基づいて記憶されているデータを読み出したり、あるい
は書き込んだりする。

【００９０】ＡＬＵ５６は、演算用ＲＡＭ５５からのデ
ータあるいはデータバス５９を介して入力されるデータ
を演算してその演算結果を演算用ＲＡＭ５５に出力す
る。

【００９１】プログラムカウンタ（アドレッシング手
段）５７は、プログラムＲＯＭ５２に記憶されているプ
ログラム（命令）を順次読み出すためのプログラムアド
レスを出力するとともに、特に本実施例ではＣＰＵ５１
の外部に接続されている外部メモリのデータをアクセス
するためのアドレスを作成する回路にもなる。

【００９２】クロック発生回路５８は基本クロックΦ
１、Φ２（図示略）を受けてタイミング信号ＣＫ１、Ｃ
Ｋ２、Ｔ１を発生し、必要な回路に供給する。

【００９３】外部メモリ（演算データ記憶手段）７１
は、例えば汎用のＲＯＭ又はＲＡＭによって構成され、
プログラムカウンタ５７からの外部アドレスに基づいて
アクセスされ、データを書き込んだり、あるいはデータ
を読み出してデータバス５９に供給する。

【００９４】ＣＰＵ５１の概略構成を述べたので、次に
アドレス制御回路５４の内部構成について説明する。ア
ドレス制御回路５４はインクリメント回路（インクリメ
ンタ）８１、８２、ラッチ回路８３〜８６、比較回路
（コンパレータ）８７、インバータ８８、８９およびト
ランスミッションゲート９０〜９５を含んで構成され
る。

【００９５】アドレス制御回路５４には各種の制御信号
が入力されており、そのうちクロックＣＫＳＡ、ＣＫＲ
Ｏと、制御信号ＧＳＣ、ＧＦＣ、ＧＳＡ、ＧＦＡはイン
ストラクションデコーダ５３から入力されるものであ
る。

【００９６】ここで、上記各信号の概略を説明すると、
以下のようになる。 ＣＫ１、ＣＫ２：基本クロックＣＫ１、ＣＫ２は互いに
位相が半周期だけずれているもので、ＣＫ２の１周期が
１サイクルとなる。なお、Ｔ１は命令サイクルの信号で
ある。

【００９７】ＣＫＳＡ：基本クロックＣＫ２に同期し、
かつＴ１サイクルの立ち下がりエッジに同期するタイミ
ングで発生し、インクリメント回路８１、８２の出力
（アドレス）をそれぞれラッチ回路８４、８６にラッチ
してインクリメントさせる。

【００９８】ＣＫＲＯ：基本クロックＣＫ２に同期し、
かつ命令サイクルの立ち上がりエッジに同期するタイミ
ングで発生し、オペランド１（ＯＰ１）、オペランド２
（ＯＰ２）をそれぞれラッチ回路８３、８５にラッチさ
せる。

【００９９】ＧＳＣ：通常は“Ｌ”で、“Ｈ”になると
トランスミッションゲート９２をオンさせて、ラッチ回
路８５にラッチされたプログラムＲＯＭ５２からのオペ
ランド２（ＯＰ２）を演算用ＲＡＭ５５に出力したり、
インクリメント回路８２に出力したりするために用いら
れる。

【０１００】ＧＦＣ：通常は“Ｌ”で、“Ｈ”になると
トランスミッションゲート９０をオンさせて、ラッチ回
路８３にラッチされたプログラムＲＯＭ５２からのオペ
ランド１（ＯＰ１）を演算用ＲＡＭ５５に出力したり、
インクリメント回路８１に出力したりするために用いら
れる。

【０１０１】ＧＳＡ：通常は“Ｌ”で、“Ｈ”になると
トランスミッションゲート９５をオンさせて、上記オペ
ランド２（ＯＰ２）を演算用ＲＡＭ５５に出力するため
に用いられる。

【０１０２】ＧＦＡ：通常は“Ｌ”で、“Ｈ”になると
トランスミッションゲート９４をオンさせて、上記オペ
ランド１（ＯＰ１）を演算用ＲＡＭ５５に出力するため
に用いられる。

【０１０３】ラッチ回路８３は信号ＣＫＲＯが“Ｈ”に
なるタイミングでプログラムＲＯＭ２からのオペランド
１（ＯＰ１）をラッチし、トランスミッションゲート９
０、９４を介して演算用ＲＡＭ５５に８ビットのアドレ
スデータとして出力したり、トランスミッションゲート
９０を介してインクリメント回路２１に供給したりす
る。

【０１０４】同様に、ラッチ回路８５は信号ＣＫＲＯが
“Ｈ”になるタイミングでプログラムＲＯＭ２からのオ
ペランド２（ＯＰ２）をラッチし、トランスミッション
ゲート９２、９５を介して演算用ＲＡＭ５５に８ビット
のアドレスデータとして出力したり、トランスミッショ
ンゲート９２を介してインクリメント回路８２に供給し
たりする。

【０１０５】インクリメント回路（インクリメント手
段）８１はラッチ回路８３からトランスミッションゲー
ト９０を介して入力されるオペランド１（ＯＰ１）を順
次インクリメントし（インクリメント後の出力はＦＣＮ
Ｔとなる）、ラッチ回路８４は信号ＣＫＳＡが“Ｈ”に
なるタイミングでインクリメント回路８１の出力をラッ
チする。ラッチ回路８４の出力はトランスミッションゲ
ート９１を介して再びインクリメント回路８１に供給さ
れるとともに、さらにトランスミッションゲート９４を
介して演算用ＲＡＭ５５に８ビットのアドレスデータＡ
Ｄ１として出力される。

【０１０６】同様に、インクリメント回路（インクリメ
ント手段）８２はラッチ回路８５からトランスミッショ
ンゲート９２を介して入力されるオペランド２（ＯＰ
２）を順次インクリメントし（インクリメント後の出力
はインクリメント回数を表すインクリメントデータＳＣ
ＮＴとなる）、ラッチ回路８６は信号ＣＫＳＡが“Ｈ”
になるタイミングでインクリメント回路８２の出力をラ
ッチするとともに、リセット信号Ｒが“Ｈ”になるタイ
ミングでラッチ状態をリセットする。リセット処理によ
りインクリメントデータＳＣＮＴは［０］になる。

【０１０７】ラッチ回路８６の出力はトランスミッショ
ンゲート９３を介して再びインクリメント回路８２に供
給される。

【０１０８】したがって、インクリメント回路８１、８
２はプログラムＲＯＭ２からのオペランド１（ＯＰ
１）、オペランド２（ＯＰ２）をそれぞれ順次インクリ
メントする機能を有している。

【０１０９】比較回路８７はラッチ回路８５の出力であ
るオペランド２（ＯＰ２）（すなわち、当初のインクリ
メントデータ）と、ラッチ回路８６の出力であるインク
リメント後のデータＳＣＮＴとを比較し、その比較結果
が所定値、例えば［３］になって時点で“Ｈ”レベルと
なる信号ＣＭＰをインストラクションデコー５３に出力
する。したがって、信号ＣＭＰはオペランド２（ＯＰ
２）をインクリメントした回数をカウントした結果に相
当し、その回数は［３］に限らず、他の値でもよい。要
は、比較回路８７で所望のインクリメント回数がカウン
トできればよい。

【０１１０】インストラクションデコー５３は信号ＣＭ
Ｐが“Ｈ”レベルになると、所定のインクリメント回数
だけアドレスデータＡＤ１がインクリメントされたと判
断し、データの書込み読み出し命令を停止するなどの処
理を行う。

【０１１１】トランスミッションゲート９０〜９５は、
そのゲートに供給される制御信号のレベルに対応してオ
ン／オフし、アドレスデータやインクリメントデータ
（ここではオペランド）の通過を許容／遮断するもので
ある。具体的には、トランスミッションゲート９０はゲ
ートに供給される信号ＧＦＣが“Ｌ”のときオフしてラ
ッチ回路８３とインクリメント回路８１との接続を遮断
し、信号ＧＦＣが“Ｈ”のときオンして両者を接続させ
る。

【０１１２】同様に、トランスミッションゲート９１は
インバータ８８を介してゲートに供給される信号ＧＦＣ
の反転値が“Ｌ”のときオフしてラッチ回路８４とイン
クリメント回路８１との接続を遮断し、信号ＧＦＣの反
転値が“Ｈ”のときオンして両者を接続させる。

【０１１３】トランスミッションゲート９４はゲートに
供給される信号ＧＦＡが“Ｌ”のときオフしてアドレス
データＡＤ１が演算用ＲＡＭ５５に供給されのを阻止
し、信号ＧＦＡが“Ｈ”のときオンしてアドレスデータ
ＡＤ１が演算用ＲＡＭ５５に供給されるのを許容する。

【０１１４】一方、トランスミッションゲート９２はゲ
ートに供給される信号ＧＳＣが“Ｌ”のときオフしてラ
ッチ回路８５とインクリメント回路８２との接続を遮断
し、信号ＧＳＣが“Ｈ”のときオンして両者を接続させ
る。

【０１１５】トランスミッションゲート９３はインバー
タ８９を介してゲートに供給される信号ＧＳＣの反転値
が“Ｌ”のときオフしてラッチ回路８６とインクリメン
ト回路８２との接続を遮断し、信号ＧＳＣの反転値が
“Ｈ”のときオンして両者を接続させる。

【０１１６】トランスミッションゲート９５はゲートに
供給される信号ＧＳＡが“Ｌ”のときオフしてインクリ
メントデータＳＣＮＴが演算用ＲＡＭ５５に供給されの
を阻止し、信号ＧＳＡが“Ｈ”のときオンしてインクリ
メントデータＳＣＮＴが演算用ＲＡＭ５５に供給される
のを許容する。

【０１１７】次に、ＡＬＵ５６の周辺回路について説明
する。ＡＬＵ５６の周辺にはラッチ回路１０１、１０
２、インバータ１０３およびトランスミッションゲート
１０４〜１０７が配置されており、これらの各回路およ
びＡＬＵ５６は全体として演算手段１０８を構成してい
る。

【０１１８】演算手段１０８には各種の制御信号が入力
されており、そのうちクロックＣＫ３、ＣＫ４と、制御
信号ＴＨ、ＧＳＩ、ＧＳＤ、ＧＦＤ、ＴＨはインストラ
クションデコーダ５３から入力されるものである。

【０１１９】ここで、上記各信号の概略を説明すると、
以下のようになる。 ＣＫ３、ＣＫ４：基本クロックＣＫ１のあるタイミング
に同期して“Ｈ”となり、演算用ＲＡＭ５５の出力デー
タをそれぞれラッチ回路１０１、１０２にラッチさせる
制御信号である。

【０１２０】ＧＦＤ：通常は“Ｌ”で、“Ｈ”になると
トランスミッションゲート１０６をオンさせて、ラッチ
回路１０１にラッチされた演算用ＲＡＭ５５からの出力
データをデータバス５９に出力するために用いられる。

【０１２１】ＧＳＤ：通常は“Ｌ”で、“Ｈ”になると
トランスミッションゲート１０５をオンさせて、ラッチ
回路１０２にラッチされた演算用ＲＡＭ５５からの出力
データをデータバス５９に出力するために用いられる。

【０１２２】ＧＳＩ：通常は“Ｌ”で、このときインバ
ータ１０３を介してトランスミッションゲート１０４を
オンさせて、演算用ＲＡＭ５５からの出力データをＡＬ
Ｕ５６に出力するために用いられる。一方、“Ｈ”にな
るとインバータ１０３を介してトランスミッションゲー
ト１０４をオフさせて、演算用ＲＡＭ５５からの出力デ
ータがＡＬＵ５６に出力されるのを阻止するとともに、
トランスミッションゲート１０７をオンさせて、データ
バス５９のデータをＡＬＵ５６に出力するために用いら
れる。

【０１２３】ＴＨ：通常は“Ｌ”で、このときＡＬＵ５
６は通常の演算処理を行い、“Ｈ”になると、データを
単に通過（スルー）させるのみとする命令信号である。

【０１２４】ラッチ回路１０１は信号ＣＫ３が“Ｈ”に
なるタイミングで演算用ＲＡＭ５５からの出力データを
ラッチし、ＡＬＵ５６に出力したり、トランスミッショ
ンゲート１０６を介してデータバス５９に出力したりす
る。

【０１２５】同様に、ラッチ回路１０２は信号ＣＫ４が
“Ｈ”になるタイミングで演算用ＲＡＭ５５からの出力
データをラッチし、トランスミッションゲート１０４を
介してＡＬＵ５６に出力したり、トランスミッションゲ
ート１０５を介してデータバス５９に出力したりする。

【０１２６】トランスミッションゲート１０４はインバ
ータ１０３を介してゲートに供給される信号ＧＳＩの反
転値が“Ｌ”のときオフしてラッチ回路１０２とＡＬＵ
５６との接続を遮断し、信号ＧＳＩの反転値が“Ｈ”の
ときオンして両者を接続させる。

【０１２７】トランスミッションゲート１０７はゲート
に供給される信号ＧＳＩが“Ｌ”のときオフしてデータ
バス５９とＡＬＵ５６との接続を遮断し、信号ＧＳＩが
“Ｈ”のときオンして両者を接続させる。

【０１２８】トランスミッションゲート１０６はゲート
に供給される信号ＧＦＤが“Ｌ”のときオフしてデータ
バス５９とＡＬＵ５６の入力端子Ａとの接続を遮断し、
信号ＧＦＤが“Ｈ”のときオンして両者を接続させる。

【０１２９】トランスミッションゲート１０５はゲート
に供給される信号ＧＳＤが“Ｌ”のときオフしてデータ
バス５９とＡＬＵ５６の入力端子Ｂとの接続を遮断し、
信号ＧＳＤが“Ｈ”のときオンして両者を接続させる。

【０１３０】ＡＬＵ５６は各ラッチ回路１０１、１０２
からのデータをそれぞれ各入力端子Ａ、Ｂで受け取り、
信号ＴＨが“Ｌ”のとき通常の演算を実行し、信号ＴＨ
が“Ｈ”になると、データをスルーさせて演算用ＲＡＭ
５５に出力する。なお、ＡＬＵ５６の出力データは出力
端子Ｆから演算用ＲＡＭ５５のデータ入力端子Ｉに供給
されるようになっている。

【０１３１】次に、次にプログラムカウンタ（ＰＣ回
路）５７の内部構成について説明する。プログラムカウ
ンタ５７はインクリメント回路（ＰＣ）１１１、ラッチ
回路１１２、１１３、インバータ１１４、１１５および
トランスミッションゲート１１６〜１１９を含んで構成
される。

【０１３２】プログラムカウンタ５７には各種の制御信
号が入力されており、そのうち制御信号ＣＫＡＤ、ＣＫ
Ｉ、ＧＰＣ、ＧＩＤはインストラクションデコーダ５３
から入力されるものである。

【０１３３】ここで、上記各信号の概略を説明すると、
以下のようになる。 ＧＫＡＤ：通常は“Ｌ”で、“Ｈ”になるとラッチ回路
１１２にラッチ動作をさせるラッチパルスとして用いら
れる。具体的には、ＣＫ２と同位相で３発目毎に、Ｔ１
サイクル終了後に発生する。なお、例えば命令は３サイ
クルで構成され、Ｔ１〜Ｔ２〜Ｔ３（ただし、Ｔ２、Ｔ
２サイクルは図示略）を繰り返す。これにより、ラッチ
回路１１２にアドレスがラッチされ、プログラムＲＯＭ
２にアドレスとして供給される。

【０１３４】ＣＫＩ：基本クロックＣＫ２と同相であ
り、通常は“Ｌ”で、“Ｈ”になるとラッチ回路１１３
にラッチ動作をさせるラッチパルスとして用いられる。

【０１３５】ＧＰＣ：通常は“Ｈ”で、外部メモリ７１
のアクセス時には“Ｌ”となり、トランスミッションゲ
ート１１６をオンさせてラッチ回路１１２の出力を再び
インクリメント回路１１１に戻す経路を作成するととも
に、インバータ１１４を介してトランスミッションゲー
ト１１７をオフさせる。

【０１３６】ＧＩＤ：通常は“Ｈ”で、外部メモリ７１
のアクセス時には“Ｌ”となり、トランスミッションゲ
ート１１８をオフさせるとともに、インバータ１１５を
介してトランスミッションゲート１１９をオンさせ、イ
ンクリメント回路１１１の出力を再びラッチ回路１１３
に戻す経路を作成する。

【０１３７】ラッチ回路１１３はトランスミッションゲ
ート１１８を介して入力されるデータバス１２からのデ
ータ、あるいはトランスミッションゲート１１９を介し
て入力されるインクリメント回路１１１からのデータを
ラッチし、ラッチしたデータをトランスミッションゲー
ト１１７を介してインクリメント回路１１１に出力する
とともに、外部アドレスとして外部メモリ７１に出力す
る。

【０１３８】インクリメント回路１１１はラッチ回路１
１３にラッチされているデータを［１］ずつインクリメ
ントし、トランスミッションゲート１１９を介して再び
ラッチ回路１１３に出力するとともに、ラッチ回路１１
２に出力する。ラッチ回路１１２はインクリメント回路
１１１の出力をラッチする。ラッチ回路２２の出力はア
ドレス（１６ビットのデータ）としてプログラムＲＯＭ
２に供給されるとともに、トランスミッションゲート１
１６を介して再びインクリメント回路１１１に供給され
る。

【０１３９】トランスミッションゲート１１６はゲート
に供給される信号ＧＰＣが“Ｌ”のときオフしてラッチ
回路１１２とインクリメント回路１１１との接続を遮断
し、信号ＧＰＣが“Ｈ”のときオンして両者を接続させ
る。

【０１４０】トランスミッションゲート１１７はインバ
ータ１１４を介してゲートに供給される信号ＧＰＣの反
転値が“Ｌ”のときオフしてラッチ回路１１３とインク
リメント回路１１１との接続を遮断し、信号ＧＰＣの反
転値が“Ｈ”のときオンして両者を接続させる。

【０１４１】トランスミッションゲート１１８はゲート
に供給される信号ＧＩＤが“Ｌ”のときオフしてラッチ
回路１１３とデータバス５９との接続を遮断し、信号Ｇ
ＩＤが“Ｈ”のときオンして両者を接続させる。

【０１４２】トランスミッションゲート１１９はインバ
ータ１１５を介してゲートに供給される信号ＧＩＤの反
転値が“Ｌ”のときオフしてインクリメント回路１１１
とラッチ回路１１３との接続を遮断し、信号ＧＩＤの反
転値が“Ｈ”のときオンして両者を接続させる。

【０１４３】次に、このＣＰＵ５１の動作について説明
する。内部ＲＡＭのデータを外部メモリに書き込む場合 図５は内部の演算用ＲＡＭ５５からデータを読み出して
外部メモリ７１に書き込む場合のタイミングチャートで
ある。まず、プログラムカウンタ５７により所定のアド
レスが指定されると、このアドレスに基づいてプログラ
ムＲＯＭ５２から命令が読み出されて出力される。具体
的には、読み出された命令のうちオペコードＯＰＣがイ
ンストラクションデコーダ５３に出力され、オペランド
１（ＯＰ１）、オペランド２（ＯＰ２）がアドレス制御
回路５４に出力される。

【０１４４】プログラムＲＯＭ５２から出力された命令
に含まれるオペコードＯＰＣはインストラクションデコ
ーダ５３によって解読され、この解読結果に基づいて必
要な制御信号ＣＫ３、ＣＫ４、ＣＫＲＯ、ＧＦＣ、ＧＳ
Ｃ、ＧＦＡ、ＧＳＡ、ＣＫＳＡ、ＣＫＲＡ、ＣＫＡＤ、
ＣＫＩ、ＧＰＣ、ＧＩＤ、ＴＨ、ＧＳＩ、ＧＦＤ、ＧＳ
Ｄ、ＣＫＲＡが生成されて他の回路に出力される。

【０１４５】いま、プログラムＲＯＭ５２から出力され
た命令が内部の演算用ＲＡＭ５５から複数のデータを読
み出して外部メモリ７１に書き込む命令であるとする
と、オペランド１（ＯＰ１）には演算用ＲＡＭ５５から
複数のデータを読み出すためのアドレスを指定するデー
タＡＤ１が現れ、オペランド２（ＯＰ２）にはアドレス
データをインクリメントするインクリメント回数を表す
インクリメントデータが現れる。

【０１４６】一方、オペコードＯＰＣにより内部の演算
用ＲＡＭ５５からデータを読み出して外部メモリ７１に
書き込む命令が解読された時点で、信号ＣＫＲＯが
“Ｈ”に立ち上がるとともに、信号ＧＦＣが一定期間
“Ｈ”に、信号ＧＦＡ、ＧＳＤが命令サイクルの期間中
“Ｈ”に、信号ＧＩＤが命令サイクルの期間中“Ｌ”に
なる。また、信号ＣＫＲＡは演算用ＲＡＭ５５のデータ
書込みを指令するもの（“Ｌ”アクティブ）であるが、
データの読み出し時なので、“Ｈ”になっている。

【０１４７】信号ＣＫＲＯが“Ｈ”に立ち上がることに
より、プログラムＲＯＭ５２から出力されたオペランド
１（ＯＰ１）がラッチ回路８３にラッチされるととも
に、オペランド２（ＯＰ２）がラッチ回路８５にラッチ
される。また、同時に信号ＧＦＣが“Ｈ”になることに
より、トランスミッションゲート９０がオンし、信号Ｇ
ＦＡが“Ｈ”になることにより、トランスミッションゲ
ート９４がオンする。

【０１４８】したがって、ラッチ回路８３にラッチされ
たオペランド１（ＯＰ１）がトランスミッションゲート
９０、９４を通過して演算用ＲＡＭ５５に８ビットの移
動元のアドレスデータＡＤ１を示すものとして出力され
る（図５のアドレスＡ参照）。その後、演算用ＲＡＭ５
５では信号ＣＫＲＡが“Ｈ”になっているので、データ
の読み出しが許容される状態であり、上記アドレスデー
タＡＤ１をアドレスとして移動元のデータが読み出され
る。

【０１４９】演算用ＲＡＭ５５から読み出されたデータ
は信号ＣＫ４が“Ｈ”になるタイミングでラッチ回路１
０２にラッチされるとともに、信号ＧＳＤが“Ｈ”にな
ってオンしているトランスミッションゲート１０５を介
してデータバス５９に出力され、さらにデータバス５９
から外部メモリ７１に送られる。

【０１５０】一方、このときプログラムカウンタ５７で
はラッチ回路１１３によってラッチされた外部メモリ用
のアドレスデータは外部メモリ７１に供給される。これ
により、演算用ＲＡＭ５５から読み出されたデータがプ
ログラムカウンタ５７から出力されたアドレスデータに
従って外部メモリ７１に書き込まれる。このようにし
て、最初の１つ目のデータが演算用ＲＡＭ５５から読み
出されて外部メモリ７１に書き込まれる。外部メモリ７
１のアドレスを指定する動作の詳細は、図７を用いて後
述する。

【０１５１】なお、今回の命令期間中、信号ＧＳＡは
“Ｌ”であり、トランスミッションゲート９５はオフの
ままで、ラッチ回路８５にラッチされたオペランド２
（ＯＰ２）（すなわち、インクリメントデータ）は演算
用ＲＡＭ５５に入力されない。

【０１５２】また、今回の命令期間中、信号ＧＳＣは
“Ｌ”であり、トランスミッションゲート９２はオフの
ままで、ラッチ回路８５にラッチされたオペランド２
（ＯＰ２）（すなわち、インクリメントデータ）はイン
クリメント回路８２に入力されず、比較回路８７に入力
される。

【０１５３】この場合、例えば内部の演算用ＲＡＭ５５
から４つのデータを読み出して外部メモリ７１に書き込
む命令であれば、ラッチ回路８５にラッチされたオペラ
ンド２（ＯＰ２）（すなわち、インクリメントデータ）
は［３］となる。つまり、１つのデータに対する加算値
が［３］となり、全体として４つのデータをアクセスす
ることになる。

【０１５４】次いで、２つ目のデータをアクセスする処
理に移るが、上記サイクル中に、ラッチ回路８３にラッ
チされたオペランド１（ＯＰ１）はトランスミッション
ゲート９０を通過した後、インクリメント回路８１にも
供給されており、上記サイクル期間中にインクリメント
回路８１によってインクリメントされている。したがっ
て、インクリメントしたデータＦＣＮＴはＡＤ１＋１と
なり、信号ＣＫＳＡが“Ｈ”に立ち上がるタイミングで
ラッチ回路８４にラッチされている。

【０１５５】このとき、信号ＧＦＡは“Ｈ”であるた
め、トランスミッションゲート９４はオンしている。し
たがって、ラッチ回路８４にラッチされたオペランド１
（ＯＰ１）のインクリメントデータ、すなわちアドレス
データＡＤ１＋１はトランスミッションゲート９１、９
４を通過して演算用ＲＡＭ５５に８ビットの移動元のア
ドレスデータＡＤ１＋１を示すものとして出力される
（図５のアドレスＡ参照）。その後、演算用ＲＡＭ５５
ではこのアドレスデータＡＤ１＋１をアドレスとして移
動元の次のデータが読み出され、その後、同様に外部メ
モリ７１に書き込まれる。

【０１５６】また、ラッチ回路８４にラッチされたデー
タは信号ＧＦＣが“Ｌ”に立ち下がると、インバータ８
８を介して信号ＧＦＣの反転値がゲートに供給されるト
ランスミッションゲート９１がオンするため、このトラ
ンスミッションゲート９１を通過した後、再びインクリ
メント回路８１に供給され、インクリメントされてＡＤ
１＋２となる。

【０１５７】一方、インクリメントデータに着目する
と、１つ目のデータをアクセスするときには、ラッチ回
路８６がリセットされるため、そのラッチデータは
［０］になるが、信号ＣＫＳＡが“Ｈ”になるタイミン
グでラッチ回路８６がラッチ動作を行い、インクリメン
ト回路８２の出力（この場合は［１］）をラッチする。
したがって、この時点でインクリメントデータＳＣＮＴ
は［１］になり、アドレスデータを１回だけインクリメ
ントしたものに相当する。

【０１５８】また、比較回路８７ではラッチ回路８５に
ラッチされたオペランド２（ＯＰ２）（今回は［３］）
と、ラッチ回路８６のラッチデータ（この時点で
［１］）を比較しているが、両者が一致しないので、信
号ＣＭＰは“Ｌ”のままである。このようにして、２つ
目のデータが演算用ＲＡＭ５５から読み出されて外部メ
モリ７１に書き込まれるとともに、インクリメントデー
タＳＣＮＴが［１］に更新され、さらに次回のアドレス
データが既にインクリメントされてＡＤ１＋２となって
いる。

【０１５９】次いで、３つ目のデータをアクセスする処
理に移る。この処理では、上記サイクルと同様にアドレ
スデータがインクリメント回路８１でインクリメントさ
れるとともに、ラッチ回路８４でラッチされ、アドレス
データＡＤ１＋２が演算用ＲＡＭ５５に移動元のアドレ
スデータを示すものとして出力され、対応するデータが
読み出されて外部メモリ７１に書き込まれる。また、イ
ンクリメントデータＳＣＮＴが［２］にインクリメント
され、アドレスデータを２回インクリメントしたものと
なる。

【０１６０】次いで、４つ目のデータをアクセスする処
理に移り、上記サイクルと同様にアドレスデータがイン
クリメント回路８１でインクリメントされるとともに、
ラッチ回路８４でラッチされ、アドレスデータＡＤ１＋
３が演算用ＲＡＭ５５に移動元のアドレスデータを示す
ものとして出力され、対応するデータが読み出されて外
部メモリ７１に書き込まれる。また、インクリメントデ
ータＳＣＮＴが［３］にインクリメントされ、アドレス
データを３回インクリメントしたものとなる。

【０１６１】このとき、比較回路８７ではラッチ回路８
５にラッチされたオペランド２（ＯＰ２）（今回は
［３］）と、ラッチ回路８６のラッチデータ（この時点
で［３］）が比較され、両者が一致したので、信号ＣＭ
Ｐが“Ｈ”に変化する。これにより、信号ＣＭＰの
“Ｈ”への変化を受けてインストラクションデコーダ５
３がアクセス命令を停止する。

【０１６２】このように、４つのデータを連続して移動
させるとき、プログラムＲＯＭ５２からアドレス制御回
路５４に出力される命令に含まれるオペランド１（ＯＰ
１）、オペランド２（ＯＰ２）がそれぞれインクリメン
ト回路８１、８２によって順次インクリメンされ、イン
クリメント回路８１順次出力されるデータＡＤ１、ＡＤ
１＋１、・・・をアドレスデータとして用いて演算用Ｒ
ＡＭ５５がアドレッシングされ、データの読み出しが行
われるとともに、外部メモリ７１に読み出したデータが
書き込まれる。

【０１６３】すなわち、転送先を示すアドレスデータが
順次、最初の番地に加算されてデータの転送が行われ、
一命令で連続したデータを転送できる。

【０１６４】したがって、データの移動に際して命令を
連続データ分だけ持つ必要がなく、単にアドレスデータ
ＡＤ１を順次インクリメントしアドレスデータとして演
算用ＲＡＭ５５をアドレッシングするのみでよいから、
命令ステップ数を増加させることなく、連続したデータ
の移動を行うことができる。

【０１６５】また、転送先に制限が加わらず、転送先が
メモリマップで予め決っているために、その部分にしか
退避できないということがない。したがって、ＲＡＭの
使用が制限されるという事態を避けて自由に所望の領域
に転送することができる。

【０１６６】外部メモリのデータを内部ＲＡＭに書き込
む場合 図６は外部メモリ７１からデータを読み出して内部の演
算用ＲＡＭ５５に書き込む場合のタイミングチャート
で、特に、内部の演算用ＲＡＭ５５へのデータ書き込み
動作を表すものである。プログラムカウンタ５７により
所定のアドレスが指定されると、このアドレスに基づい
てプログラムＲＯＭ５２から命令、例えば外部メモリ７
１から複数のデータを読み出して内部の演算用ＲＡＭ５
５に書き込む命令が読み出されて出力される。そして、
読み出された命令のうちオペコードＯＰＣがインストラ
クションデコーダ５３に出力され、オペランド１（ＯＰ
１）、オペランド２（ＯＰ２）がアドレス制御回路５４
に出力される。

【０１６７】プログラムＲＯＭ５２から出力された命令
に含まれるオペコードＯＰＣはインストラクションデコ
ーダ５３によって解読され、この解読結果に基づいて必
要な制御信号ＣＫ３、ＣＫ４、ＣＫＲＯ、ＧＦＣ、ＧＳ
Ｃ、ＧＦＡ、ＧＳＡ、ＣＫＳＡ、ＣＫＲＡ、ＣＫＡＤ、
ＣＫＩ、ＧＰＣ、ＧＩＤ、ＴＨ、ＧＳＩ、ＧＦＤ、ＧＳ
Ｄ、ＣＫＲＡが生成されて他の回路に出力される。

【０１６８】いま、プログラムＲＯＭ５２から出力され
た命令が外部メモリ７１から複数のデータを読み出して
内部の演算用ＲＡＭ５５に書き込む命令であるとする
と、オペランド１（ＯＰ１）には内部の演算用ＲＡＭ５
５へのデータ書き込アドレスを指定するデータＡＤ１が
現れ、オペランド２（ＯＰ２）にはアドレスデータをイ
ンクリメントするインクリメント回数を表すインクリメ
ントデータが現れる。

【０１６９】一方、オペコードＯＰＣにより外部メモリ
７１から複数のデータを読み出して内部の演算用ＲＡＭ
５５に書き込む命令が解読された時点で、信号ＣＫＲＯ
が“Ｈ”に立ち上がるとともに、信号ＧＦＣが一定期間
“Ｈ”に、信号ＧＦＡ、ＧＳＩが命令サイクルの期間中
“Ｈ”に、信号ＧＩＤが命令サイクルの期間中“Ｌ”に
なる。また、信号ＣＫＲＡは演算用ＲＡＭ５５のデータ
書込みを指令するもの（“Ｌ”アクティブ）であるた
め、４つの各データの書込み時に“Ｌ”レベルのパルス
に変化する。

【０１７０】信号ＣＫＲＯが“Ｈ”に立ち上がることに
より、プログラムＲＯＭ５２から出力されたオペランド
１（ＯＰ１）がラッチ回路８３にラッチされるととも
に、オペランド２（ＯＰ２）がラッチ回路８５にラッチ
される。また、同時に信号ＧＦＣが“Ｈ”になることに
より、トランスミッションゲート９０がオンし、信号Ｇ
ＦＡが“Ｈ”になることにより、トランスミッションゲ
ート９４がオンする。

【０１７１】したがって、ラッチ回路８３にラッチされ
たオペランド１（ＯＰ１）がトランスミッションゲート
９０、９４を通過して演算用ＲＡＭ５５に８ビットの移
動先のアドレスデータＡＤ１を示すものとして出力され
る（図６のアドレスＲＡＭＡ参照）。

【０１７２】一方、信号ＧＳＩが“Ｈ”になっているた
め、トランスミッションゲート１０７がオンしている。
したがって、外部メモリ７１から読み出されたデータは
データバス５９からトランスミッションゲート１０７を
介してＡＬＵ５６に入力された後、信号ＴＨが“Ｈ”に
なっているため、このＡＬＵ５６をスルーして演算用Ｒ
ＡＭ５５のデータ入力端子Ｉに供給される。

【０１７３】その後、信号ＣＫＲＡが“Ｌ”になるタイ
ミングで外部メモリ７１から読み出されたデータが移動
先アドレスデータＡＤ１に対応する番地に書き込まれ
る。このようにして、最初の１つ目のデータが外部メモ
リ７１から読み出されて演算用ＲＡＭ５５に書き込まれ
る。

【０１７４】なお、今回の命令期間中、信号ＧＳＡは
“Ｌ”であり、トランスミッションゲート９５はオフの
ままで、ラッチ回路８５にラッチされたオペランド２
（ＯＰ２）（すなわち、インクリメントデータ）は演算
用ＲＡＭ５５に入力されない。

【０１７５】また、今回の命令期間中、信号ＧＳＣは
“Ｌ”であり、トランスミッションゲート９２はオフの
ままで、ラッチ回路８５にラッチされたオペランド２
（ＯＰ２）（すなわち、インクリメントデータ）はイン
クリメント回路８２に入力されず、比較回路８７に入力
される。

【０１７６】この場合、例えば内部の演算用ＲＡＭ５５
に連続して４つのデータを書き込む命令であれば、ラッ
チ回路８５にラッチされたオペランド２（ＯＰ２）（す
なわち、インクリメントデータ）は［３］となる。つま
り、１つのデータに対する加算値が［３］となり、全体
として４つのデータをアクセスすることになる。

【０１７７】また、今回、１つ目のデータをアクセスす
る期間中に、ラッチ回路８３にラッチされたオペランド
１（ＯＰ１）はトランスミッションゲート９０を通過し
た後、インクリメント回路８１にも供給されており、上
記サイクル期間中にインクリメント回路８１によってイ
ンクリメントされている。したがって、インクリメント
したデータＦＣＮＴはＡＤ１＋１となり、信号ＣＫＳＡ
が“Ｈ”に立ち上がるタイミングでラッチ回路８４にラ
ッチされている。

【０１７８】次いで、２つ目のデータをアクセスする処
理に移る。このとき、信号ＧＦＡは“Ｈ”であるため、
トランスミッションゲート９４はオンしている。したが
って、ラッチ回路８４にラッチされたオペランド１（Ｏ
Ｐ１）のインクリメントデータ、すなわちアドレスデー
タＡＤ１＋１はトランスミッションゲート９１、９４を
通過して演算用ＲＡＭ５５に８ビットの移動先のアドレ
スデータＡＤ１＋１を示すものとして出力される（図６
のアドレスＲＡＭＡ参照）。その後、演算用ＲＡＭ５５
では、このアドレスデータＡＤ１＋１をアドレスとして
信号ＣＫＲＡが“Ｌ”レベルのパルスに変化するタイミ
ングで外部メモリ７１から読み出された次のデータが書
き込まれる。

【０１７９】また、ラッチ回路８４にラッチされたデー
タは信号ＧＦＣが“Ｌ”に立ち下がると、インバータ８
８を介して信号ＧＦＣの反転値がゲートに供給されるト
ランスミッションゲート９１がオンするため、このトラ
ンスミッションゲート９１を通過した後、再びインクリ
メント回路８１に供給され、インクリメントされてＡＤ
１＋２となる。

【０１８０】一方、インクリメントデータに着目する
と、１つ目のデータをアクセスするときには、ラッチ回
路８６がリセットされるため、そのラッチデータは
［０］になるが、信号ＣＫＳＡが“Ｈ”になるタイミン
グでラッチ回路８６がラッチ動作を行い、インクリメン
ト回路８２の出力（この場合は［１］）をラッチする。
したがって、この時点でインクリメントデータＳＣＮＴ
は［１］になり、アドレスデータを１回だけインクリメ
ントしたものに相当する。

【０１８１】また、比較回路８７ではラッチ回路８５に
ラッチされたオペランド２（ＯＰ２）（今回は［３］）
と、ラッチ回路８６のラッチデータ（この時点で
［１］）を比較しているが、両者が一致しないので、信
号ＣＭＰは“Ｌ”のままである。このようにして、外部
メモリ７１から読み出された２つ目のデータが演算用Ｒ
ＡＭ５５に書き込まれるとともに、インクリメントデー
タＳＣＮＴが［１］に更新され、さらに次回のアドレス
データが既にインクリメントされてＡＤ１＋２となる。

【０１８２】次いで、３つ目のデータをアクセスする処
理に移る。この処理では、上記サイクルと同様にアドレ
スデータがインクリメント回路８１でインクリメントさ
れるとともに、ラッチ回路８４でラッチされ、アドレス
データＡＤ１＋２が演算用ＲＡＭ５５に移動先のアドレ
スデータを示すものとして出力され、外部メモリ７１か
ら読み出されたデータが“演算用ＲＡＭ５５に書き込ま
れる。また、インクリメントデータＳＣＮＴが［２］に
インクリメントされ、アドレスデータを２回インクリメ
ントしたものとなる。

【０１８３】次いで、４つ目のデータをアクセスする処
理に移り、上記サイクルと同様にアドレスデータがイン
クリメント回路８１でインクリメントされるとともに、
ラッチ回路８４でラッチされ、アドレスデータＡＤ１＋
３が演算用ＲＡＭ５５に移動先のアドレスデータを示す
ものとして出力され、外部メモリ７１から読み出された
データが“演算用ＲＡＭ５５に書き込まれる。また、イ
ンクリメントデータＳＣＮＴが［３］にインクリメント
され、アドレスデータを３回インクリメントしたものと
なる。

【０１８４】このとき、比較回路８７ではラッチ回路８
５にラッチされたオペランド２（ＯＰ２）（今回は
［３］）と、ラッチ回路８６のラッチデータ（この時点
で［３］）が比較され、両者が一致したので、信号ＣＭ
Ｐが“Ｈ”に変化する。これにより、信号ＣＭＰの
“Ｈ”への変化を受けてインストラクションデコーダ５
３がアクセス命令を停止する。

【０１８５】このように、外部メモリ７１から読み出さ
れた４つのデータを連続して演算用ＲＡＭ５５に移動さ
せるとき、プログラムＲＯＭ５２からアドレス制御回路
５４に出力される命令に含まれるオペランド１（ＯＰ
１）、オペランド２（ＯＰ２）がそれぞれインクリメン
ト回路８１、８２によって順次インクリメンされ、イン
クリメント回路８１に順次出力されるデータＡＤ１、Ａ
Ｄ１＋１、・・・をアドレスデータとして用いて演算用
ＲＡＭ５５がアドレッシングされ、データの書き込みが
行われる。

【０１８６】すなわち、転送先を示すアドレスデータが
順次、最初の番地に加算されてデータの転送が行われ、
一命令で連続したデータを転送できる。

【０１８７】したがって、データの移動に際して命令を
連続データ分だけ持つ必要がなく、単にアドレスデータ
ＡＤ１を順次インクリメントしアドレスデータとして演
算用ＲＡＭ５５をアドレッシングするのみでよいから、
命令ステップ数を増加させることなく、連続したデータ
の移動を行うことができる。また、同様に転送先に制限
が加わらず、自由に所望の領域に転送することができ
る。

【０１８８】外部メモリのアドレス指定処理 図７は外部メモリ７１に対するアドレス指定処理のタイ
ミングチャートである。この処理は２サイクル命令とし
て実行される。これは、内部のデータバス５９が８ビッ
トで、アドレスデータが１６ビットであるという関係
上、アドレスデータを上位、下位に分けて出力するため
である。

【０１８９】プログラムカウンタ５７により所定のプロ
グラムアドレスが指定されると、このアドレスに基づい
てプログラムＲＯＭ５２から命令、例えば外部メモリ７
１のアドレスを指定する命令が読み出されて出力され
る。そして、読み出された命令のうちオペコードＯＰＣ
がインストラクションデコーダ５３に出力され、オペラ
ンド１（ＯＰ１）、オペランド２（ＯＰ２）がアドレス
制御回路５４に出力される。

【０１９０】プログラムＲＯＭ５２から出力された命令
に含まれるオペコードＯＰＣはインストラクションデコ
ーダ５３によって解読され、この解読結果に基づいて必
要な制御信号ＣＫ３、ＣＫ４、ＣＫＲＯ、ＧＦＣ、ＧＳ
Ｃ、ＧＦＡ、ＧＳＡ、ＣＫＳＡ、ＣＫＲＡ、ＣＫＡＤ、
ＣＫＩ、ＧＰＣ、ＧＩＤ、ＴＨ、ＧＳＩ、ＧＦＤ、ＧＳ
Ｄ、ＣＫＲＡが生成されて他の回路に出力される。

【０１９１】いま、プログラムＲＯＭ５２から出力され
た命令が外部メモリ７１のアドレスを指定する命令であ
るとすると、オペランド１（ＯＰ１）には内部の演算用
ＲＡＭ５５のアドレスカウンタの下位８ビットのアドレ
スを指定するデータＡＤＤ（外部メモリ７１の下位８ビ
ットのアドレスを指定するデータに対応）が現れ、オペ
ランド２（ＯＰ２）には内部の演算用ＲＡＭ５５のアド
レスカウンタの上位８ビットのアドレスを指定するデー
タＡＤＵ（外部メモリ７１の上位８ビットのアドレスを
指定するデータに対応）が現れる。

【０１９２】一方、オペコードＯＰＣにより外部メモリ
７１のアドレスを指定する命令が解読された時点で信号
ＣＫＲＯが“Ｈ”に立ち上がるとともに、信号ＧＦＣ、
ＧＳＡが命令サイクル期間“Ｈ”に、信号ＧＦＡが命令
サイクルの前半期間中“Ｈ”に、信号ＧＳＡが命令サイ
クルの後半期間中“Ｈ”に、信号ＧＦＤ、ＧＳＤが命令
サイクル期間“Ｈ”に、信号ＣＫ３が命令サイクルの前
半期間中の一時期に“Ｈ”パルスに、信号ＣＫ４が命令
サイクルの後半期間中の一時期に“Ｈ”パルスに、信号
ＧＩＤが命令サイクルの後半期間中“Ｈ”に、信号ＧＰ
Ｃが命令サイクル期間“Ｈ”に、さらに信号ＣＫＩが命
令サイクルの後半期間中の一時期に“Ｈ”パルスとな
る。

【０１９３】信号ＣＫＲＯが“Ｈ”に立ち上がることに
より、プログラムＲＯＭ５２から出力されたオペランド
１（ＯＰ１）がラッチ回路８３にラッチされるととも
に、オペランド２（ＯＰ２）がラッチ回路８５にラッチ
される。また、同時に信号ＧＦＣが“Ｈ”になることに
より、トランスミッションゲート９０がオンし、信号Ｇ
ＦＡが“Ｈ”になることにより、トランスミッションゲ
ート９４がオンする。さらに、信号ＧＳＣが“Ｈ”にな
ることにより、トランスミッションゲート９２がオン
し、信号ＧＳＡが“Ｈ”になることにより、トランスミ
ッションゲート９５がオンする。

【０１９４】したがって、ラッチ回路８３にラッチされ
たオペランド１（ＯＰ１）がトランスミッションゲート
９０、９４を通過して演算用ＲＡＭ５５に内部のアドレ
スカウンタの下位８ビットのアドレスを指定するデータ
ＡＤＤとして出力される。

【０１９５】これにより、演算用ＲＡＭ５５ではアドレ
スデータＡＤＤに対応する番地の内部アドレスカウンタ
の下位８ビットの外部メモリ７１のアドレスを指定する
データが読み出されてラッチ回路１０１に出力される。
ラッチ回路１０１では信号ＣＫ３が“Ｈ”になるタイミ
ングで、この読み出しデータがラッチされる。

【０１９６】同様に、ラッチ回路８５にラッチされたオ
ペランド１（ＯＰ２）がトランスミッションゲート９
２、９５を通過して演算用ＲＡＭ５５に内部のアドレス
カウンタの上位８ビットのアドレスを指定するデータＡ
ＤＵとして出力される。

【０１９７】これにより、演算用ＲＡＭ５５ではアドレ
スデータＡＤＵに対応する番地の内部アドレスカウンタ
の上位８ビットの外部メモリ７１のアドレスを指定する
データが読み出されてラッチ回路１０１に出力される。
ラッチ回路１０１では信号ＣＫ４が“Ｈ”になるタイミ
ングで、この読み出しデータがラッチされる。

【０１９８】次いで、ラッチ回路１０１にラッチされた
外部メモリ７１の下位８ビットのアドレスを指定するデ
ータは、信号ＧＦＤが“Ｈ”になっているためにオンし
ているトランスミッションゲート１０６を介して内部の
データバス５９に出力される。また、同様にラッチ回路
１０２にラッチされた外部メモリ７１の上位８ビットの
アドレスを指定するデータは、信号ＧＳＤが“Ｈ”にな
っているためにオンしているトランスミッションゲート
１０５を介して内部のデータバス５９に出力される。

【０１９９】このようにして１６ビットで構成される外
部メモリ７１のアドレスデータが１６ビットに揃ってデ
ータバス５９に乗ることになる。

【０２００】次いで、信号ＧＩＤが命令サイクルの後半
期間中に“Ｈ”に変化するため、トランスミッションゲ
ート１１８がオンし、データバス５９に乗っている外部
メモリ７１のアドレスデータが１６ビット単位でラッチ
回路１１３に取り込まれ、信号ＣＫＩが“Ｈ”になるタ
イミングでラッチされる。

【０２０１】そして、外部メモリ７１に対する１６ビッ
トのアドレスデータとして供給される。これにより、こ
のアドレスデータに応じたデータが外部メモリ７１でア
クセス（すなわち、書き込みあるいは読み出し）され
る。

【０２０２】一方、信号ＧＰＣは命令サイクル期間中
“Ｈ”レベルになっており、これにより、ラッチ回路１
１２にラッチされたデータはトランスミッションゲート
１１６を介してインクリメント回路１１１に供給されて
インクリメントされている。

【０２０３】その後、図７に示す命令サイクルが終了す
ると、次の時点（詳細は図示略）で信号ＧＰＣが“Ｌ”
に、信号ＧＩＤが“Ｌ”に変化する。これにより、イン
クリメント回路１１１のインクリメントデータがトラン
スミッションゲート１１９を介してラッチ回路１１３に
供給されて信号ＣＫＩが“Ｈ”になるタイミングでラッ
チされる。ラッチ回路１１３にラッチされたデータはア
ドレスデータとして外部メモリ７１のアドレス端子に入
力され、アクセスが行われる。

【０２０４】すなわち、外部メモリ７１のアドレスデー
タがインクリメント回路１１１によってインクリメント
される。以後、同様のループによって外部メモリ７１の
アドレスデータがインクリメント回路１１１によって順
次インクリメントされ、その度にラッチ回路１１３によ
りラッチされて外部メモリ７１のアドレス端子に入力さ
れ、アクセスが行われる。

【０２０５】このように、外部メモリ７１のアドレスデ
ータをいちいちオペランド１（ＯＰ１）、オペランド２
（ＯＰ２）によってそれぞれ上位、下位の８ビットアド
レスとして指定しなくても、プログラムカウンタ５７の
上記ループによって順次インクリメントすることで、１
６ビットの外部メモリ７１のアドレスデータを指定する
ことができる。

【０２０６】なお、本発明の範囲内で種々の変形が可能
である。例えば、インクリメント手段としてインクリメ
ント回路を用いたが、これに限らず、同様の機能を有す
るもであれば、他の回路で構成してもよい。

【０２０７】

【発明の効果】本発明によれば、プログラム記憶手段か
ら出力される命令に含まれるオペランドをインクリメン
ト手段によって順次インクリメンし、このインクリメン
ト手段から順次出力されるオペランドをアドレスデータ
として用いて演算データ記憶手段をアドレッシングして
演算データの書込み又は読み出しを行っているので、デ
ータの移動に際して命令をデータ分だけ持つ必要がな
く、命令ステップ数を増加させずに、連続したデータの
転送を行うことができる。また、転送先に制限が加わら
ず、内部、外部ＲＡＭのいかんにかかわらず連続したデ
ータを制限なく所望の領域にそっくり自由に転送するこ
とができる。

【図面の簡単な説明】

【図１】本発明の中央演算処理装置の第１実施例の構成
を示すブロック図である。

【図２】同実施例のアドレス制御回路の詳細な構成図で
ある。

【図３】同実施例の動作を説明するタイミングチャート
である。

【図４】本発明の中央演算処理装置の第２実施例の構成
を示すブロック図である。

【図５】同実施例の内部の演算用ＲＡＭからデータを読
み出して外部メモリに書き込む場合の動作を説明するタ
イミングチャートである。

【図６】同実施例の外部メモリからデータを読み出して
内部の演算用ＲＡＭに書き込む場合の動作を説明するタ
イミングチャートである。

【図７】同実施例の外部メモリに対するアドレス指定処
理のタイミングチャートである。

【符号の説明】

１、５１ ＣＰＵ ２、５２ プログラムＲＯＭ（プログラム記憶手段） ３、５３ インストラクションデコーダ（命令解読手
段） ４ タイミング信号発生回路 ５、５４ アドレス制御回路 ６、５５ 演算用ＲＡＭ ７、５６ ＡＬＵ（演算手段） ８、５７ プログラムカウンタ（アドレッシング手段） ９、５９ データバス ２１、２２、８１、８２ インクリメント回路（インク
リメント手段） ２３〜２６、８３〜８６、１０１、１０２ ラッチ回路 ２７〜３０、９０〜９５、１０４〜１０７ トランスミ
ッションゲート ５８ クロック発生回路 ８７ 比較回路（コンパレータ） ８８、８９、１０３ インバータ １０８ 演算手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の命令からなる所定のプログラムを
   記憶するプログラム記憶手段と、 このプログラム記憶手段をアドレッシングして記憶され
   た命令を順次読み出すためのアドレスデータを発生する
   アドレッシング手段と、 演算用データを書込み読み出し可能な演算データ記憶手
   段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペコードを解読する命令解読手段と、 前記プログラム記憶手段から出力される命令に含まれる
   オペランドを順次インクリメントするインクリメント手
   段と、 このインクリメント手段から順次出力されるオペランド
   を用いて前記演算データ記憶手段をアドレッシングして
   演算データを書込み又は読み出しする演算データアドレ
   ッシング手段と、 前記命令解読手段の出力に従って前記演算データ記憶手
   段に対する演算を実行する演算手段と、を備えたことを
   特徴とする中央演算処理装置。
2. 【請求項２】 前記プログラム記憶手段に記憶されてい
   るプログラムの命令に含まれるオペランドは、前記演算
   用データ記憶手段のデータを読み出す第１オペランド
   と、データを前記演算用データ記憶手段に書き込む第２
   オペランドと、からなることを特徴とする請求項１記載
   の中央演算処理装置。
3. 【請求項３】 前記プログラム記憶手段に記憶されてい
   るプログラムの命令に含まれるオペランドは、前記演算
   用データ記憶手段のデータを読み出し書込みするアドレ
   スデータと、インクリメント回数を表すインクリメント
   データとからなり、 前記インクリメント手段は、前記アドレスデータを前記
   インクリメントデータを表す回数分順次インクリメント
   することを特徴とする請求項１記載の中央演算処理装
   置。
4. 【請求項４】 前記演算用データ記憶手段は、外部ＲＡ
   Ｍによって構成されていることを特徴とする請求項１記
   載の中央演算処理装置。