JPH05326949A - High withstand voltage mos transistor - Google Patents

High withstand voltage mos transistor

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JPH05326949A
JPH05326949A JP13097992A JP13097992A JPH05326949A JP H05326949 A JPH05326949 A JP H05326949A JP 13097992 A JP13097992 A JP 13097992A JP 13097992 A JP13097992 A JP 13097992A JP H05326949 A JPH05326949 A JP H05326949A
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drain
gate
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Abstract

PURPOSE:To provide a dual gate high withstand voltage MOS transistor which has a structure that modifies electric field concentration in a transistor area near the part where a gate electrode close to a drain crosses a reverse rotation preventing area and improves the withstand voltage. CONSTITUTION:A reverse rotation preventing area 10 is formed under a field oxide film 48 other than on an area 22 where a second gate electrode 45 crosses the field oxide film 48 near a drain area 41. Since the reverse rotation preventing area 10 which has the potential of a substrate is not in the area 22, electric field generated by a drain voltage and a second gate voltage expands to the area 22 and the electric field concentration is modified.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は半導体装置に係り、特
にデュアル・ゲート構造を有した高耐圧MOSトランジ
スタに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a high breakdown voltage MOS transistor having a dual gate structure.

【0002】[0002]

【従来の技術】従来のデュアル・ゲート型高耐圧MOS
トランジスタの平面図を図4に示す。図4におけるA−
A線に沿った断面図を図5の(a)に、B−B線に沿っ
た断面図を図5の(b)に示す。
2. Description of the Related Art Conventional dual gate type high voltage MOS
A plan view of the transistor is shown in FIG. A- in FIG.
A sectional view taken along line A is shown in FIG. 5A, and a sectional view taken along line BB is shown in FIG. 5B.

【0003】図において、40はP型の半導体基板または
Pウェル、41は半導体基板に高濃度にN型不純物を導入
して形成されたドレイン領域、42は高濃度ドレイン領域
41の周囲に低濃度にN型不純物を導入して形成されたド
レイン領域である。43は半導体基板40にN型不純物を高
濃度に導入して形成されたソース領域であり、図示して
いないがドレイン領域と同様に高濃度ソース領域43の周
囲に低濃度にN型不純物を導入して形成されたソース領
域が形成される場合もある。44と45は共に半導体基板40
上のゲート酸化膜46上に形成された第1及び第2ゲート
電極である。47はソース領域43に近い第1ゲート電極44
と低濃度ドレイン領域42に近い第2ゲート電極45との間
の半導体基板40にN型不純物を低濃度に導入して形成さ
れた低濃度不純物領域である。48はドレイン領域42から
ソース領域43までのトランジスタ領域を半導体基板40上
の他の領域と分離するために形成されたフィールド酸化
膜である。49はフィールド酸化膜48の直下全面に基板40
よりも数〜数百倍程度高い濃度でP型不純物が導入され
た反転防止領域である。50は上記トランジスタ領域の全
周をフィールド酸化膜48の外側から取り囲むように、基
板40にP型不純物を高濃度に添加して形成したガードリ
ングであり、基板バイアス用として使用される。51は基
板40上の全面に形成された層間絶縁膜であり、第1及び
第2ゲート電極44,45と高濃度ドレイン領域41とソース
領域43上にはそれぞれコンタクトホール52,53,54,55
が形成されている。56はコンタクトホール52を介してゲ
ート電極44と接続された第1ゲート電極用引き出し配線
であり、57はコンタクトホール53を介してゲート電極45
と接続された第2ゲート電極用引き出し配線である。58
はコンタクトホール54を介して高濃度ドレイン領域41と
接続されたドレイン用引き出し配線であり、59はコンタ
クトホール55を介してソース領域43と接続されたソース
用引き出し配線である。
In the figure, 40 is a P type semiconductor substrate or P well, 41 is a drain region formed by introducing N type impurities into the semiconductor substrate at a high concentration, and 42 is a high concentration drain region.
This is a drain region formed around 41 by introducing a low concentration of N-type impurities. Reference numeral 43 denotes a source region formed by introducing N-type impurities into the semiconductor substrate 40 at high concentration. Although not shown, similar to the drain region, N-type impurities are introduced at low concentration around the high-concentration source region 43. In some cases, the source region thus formed is formed. 44 and 45 are both semiconductor substrates 40
The first and second gate electrodes are formed on the upper gate oxide film 46. 47 is the first gate electrode 44 near the source region 43
And a second gate electrode 45 near the low-concentration drain region 42 is a low-concentration impurity region formed by introducing a low-concentration N-type impurity into the semiconductor substrate 40. A field oxide film 48 is formed to separate the transistor region from the drain region 42 to the source region 43 from other regions on the semiconductor substrate 40. 49 is the substrate 40 on the entire surface directly below the field oxide film 48.
It is an inversion prevention region in which a P-type impurity is introduced at a concentration that is several to several hundred times higher than that. Reference numeral 50 is a guard ring formed by adding a high concentration of P-type impurities to the substrate 40 so as to surround the entire circumference of the transistor region from the outside of the field oxide film 48, and is used for substrate bias. Reference numeral 51 is an interlayer insulating film formed on the entire surface of the substrate 40, and contact holes 52, 53, 54 and 55 are formed on the first and second gate electrodes 44 and 45, the high concentration drain region 41 and the source region 43, respectively.
Are formed. Reference numeral 56 is a first gate electrode lead-out wiring connected to the gate electrode 44 through the contact hole 52, and 57 is a gate electrode 45 through the contact hole 53.
It is a lead-out wiring for the second gate electrode connected to. 58
Is a drain lead wire connected to the high-concentration drain region 41 through the contact hole 54, and 59 is a source lead wire connected to the source region 43 through the contact hole 55.

【0004】上記構成でなるデュアル・ゲート型高耐圧
MOSトランジスタの等価回路は図6のようになる。図
において、60はソース、61は第1ゲート、62は第2ゲー
ト、63はドレインである。一般的に、このトランジスタ
はソース60および基板の電位を0Vに設定し、ドレイン
63に15V以上の電圧を加わえる。この場合、第1ゲー
ト61と第2ゲート62に高電圧、例えばドレイン電圧と同
じ電圧を加えることにより、ソース60とドレイン63間が
導通状態になる。そして、第1ゲート61または第2ゲー
ト62に加える電圧を0Vにすると、ソース60とドレイン
63間が非導通状態になる。
An equivalent circuit of the dual gate type high withstand voltage MOS transistor configured as described above is shown in FIG. In the figure, 60 is a source, 61 is a first gate, 62 is a second gate, and 63 is a drain. In general, this transistor sets the source 60 and substrate potential to 0V and drain
Apply a voltage of 15V or more to 63. In this case, by applying a high voltage, for example, the same voltage as the drain voltage, to the first gate 61 and the second gate 62, the source 60 and the drain 63 become conductive. When the voltage applied to the first gate 61 or the second gate 62 is set to 0V, the source 60 and the drain
63 is disconnected.

【0005】[0005]

【発明が解決しようとする課題】ところで、ガードリン
グ50と反転防止領域49は一部が接触した状態で形成され
ており、さらに共に同一導電型の不純物が高濃度に導入
されているので、ガードリング50と反転防止領域49は一
体化した導体と見なせる。このため、ガードリング50に
基板バイアス電位として0Vが与えられると、反転防止
領域49の表面電位はほぼ0Vになる。ここで、高濃度ド
レイン領域41に約40Vの高電圧を供給し、高濃度ソー
ス領域43に0Vの電圧を供給した場合に、第2ゲート電
極45に約40Vの高電圧を加え、第1ゲート電極44には
0Vの電圧を加えた時のトランジスタ領域の電界の様子
を等電位線を使って図7の平面図に示す。図7では上記
図4および図5と同一部分には同じ符号を付してある。
By the way, the guard ring 50 and the inversion prevention region 49 are formed in a state of being in contact with each other, and further, since impurities of the same conductivity type are introduced at a high concentration, the guard ring 50 and The ring 50 and the inversion prevention region 49 can be regarded as an integrated conductor. Therefore, when 0V is applied to the guard ring 50 as the substrate bias potential, the surface potential of the inversion prevention region 49 becomes almost 0V. Here, when a high voltage of about 40 V is supplied to the high-concentration drain region 41 and a voltage of 0 V is supplied to the high-concentration source region 43, a high voltage of about 40 V is applied to the second gate electrode 45 and the first gate is applied. The state of the electric field in the transistor region when a voltage of 0 V is applied to the electrode 44 is shown in the plan view of FIG. 7 using equipotential lines. In FIG. 7, the same parts as those in FIGS. 4 and 5 are designated by the same reference numerals.

【0006】図7に示すように、第2ゲート電極45とフ
ィールド酸化膜領域48との交差部分付近で等電位線70,
70,…の密度が高くなる。これは第1ゲート電極44に与
えられる電位が0Vであるためにドレイン領域41の高電
圧による電界がソース領域43まで延びられないこと、さ
らに第2ゲート電極45には高電圧が加わっており、フィ
ールド酸化膜48の下にはほぼ0Vになっている反転防止
領域49があるためである。特に、上記交差部分付近でも
高濃度ドレイン領域41に近いところでは、ドレイン領域
41に加えられている高電圧による電界の影響を受けるの
で等電位線70,70,…の密度が高くなる。図7中のC−
C線に沿った上記交差部分の断面の電界の様子を図8の
断面図に示す。上記交差部分の断面においては高電圧に
なっている第2ゲート電極45とほぼ0Vになっている反
転防止領域49がゲート酸化膜46で隔てられているだけな
ので等電位線70,70,…が集中する。このように、等電
位線70,70,…が集中する場所、つまり電界集中が発生
する場所ではトランジスタの耐圧劣化が起こるという問
題がある。
As shown in FIG. 7, equipotential lines 70 and 70 are formed near the intersection of the second gate electrode 45 and the field oxide film region 48.
The density of 70, ... increases. This is because the electric potential applied to the first gate electrode 44 is 0 V, so that the electric field due to the high voltage of the drain region 41 cannot extend to the source region 43, and the high voltage is applied to the second gate electrode 45. This is because there is an inversion prevention region 49 which is almost 0 V under the field oxide film 48. In particular, even in the vicinity of the intersection, the drain region is close to the high-concentration drain region 41.
Since the electric field is affected by the high voltage applied to 41, the equipotential lines 70, 70, ... Have a high density. C- in FIG.
The state of the electric field in the cross section of the intersection along the line C is shown in the cross-sectional view of FIG. In the cross section of the crossing portion, the equipotential lines 70, 70, ... Are formed because the second gate electrode 45, which has a high voltage, and the inversion prevention region 49, which has a voltage of approximately 0 V, are only separated by the gate oxide film 46. concentrate. As described above, there is a problem that the breakdown voltage of the transistor deteriorates at a place where the equipotential lines 70, 70, ... Concentrate, that is, a place where electric field concentration occurs.

【0007】この発明は上記のような事情を考慮してな
されたものであり、その目的はドレインよりのゲート電
極と反転防止領域が交差する付近のトランジスタ領域に
発生する電界集中を緩和できる構造を持ち、耐圧が向上
するデュアルゲート型高耐圧MOSトランジスタを提供
することである。
The present invention has been made in consideration of the above circumstances, and an object thereof is to provide a structure capable of relaxing electric field concentration generated in a transistor region in the vicinity of an intersection of a gate electrode from a drain and an inversion prevention region. (EN) Provided is a dual-gate high withstand voltage MOS transistor which has an improved withstand voltage.

【0008】[0008]

【課題を解決するための手段】この発明の高耐圧MOS
トランジスタは第1導電型の第1半導体領域と、上記第
1半導体領域上に形成された素子分離用のフィールド酸
化膜と、上記フィールド酸化膜によって分離された上記
第1半導体領域の素子領域に形成され、第2導電型の不
純物を低濃度に含む低濃度不純物ドレイン領域及び高濃
度に含む高濃度不純物ドレイン領域とからなるドレイン
領域と、上記素子領域に上記ドレイン領域とは離間して
形成された第2導電型の不純物を含むソース領域と、上
記ドレイン領域とソース領域との間の第1半導体領域上
にゲート酸化膜を介してそれぞれ設けられ、一部がそれ
ぞれフィールド酸化膜上まで延在するように形成された
第1及び第2ゲート電極と、上記第1と第2ゲート電極
間の素子領域に形成された第2導電型の不純物を含む第
2半導体領域と、上記第1及び第2ゲート電極のうち上
記ドレイン領域に近い側のゲート電極とフィールド酸化
膜との交差部分におけるドレイン領域側の一部領域を除
いてフィールド酸化膜の下部に形成された反転防止領域
とを具備したことを特徴とする。
High voltage MOS of the present invention
The transistor is formed in a first semiconductor region of a first conductivity type, a device isolation field oxide film formed on the first semiconductor region, and a device region of the first semiconductor region separated by the field oxide film. And a drain region formed of a low-concentration impurity drain region containing a low-concentration second conductivity type impurity and a high-concentration impurity drain region containing a high-concentration impurity, and the drain region formed apart from the element region. The gate electrode is provided on the source region containing the impurity of the second conductivity type and the first semiconductor region between the drain region and the source region with a gate oxide film interposed therebetween, and a part of each extends to the field oxide film. The first and second gate electrodes formed as described above, and the second semiconductor region containing impurities of the second conductivity type formed in the element region between the first and second gate electrodes. The inversion prevention region formed under the field oxide film except for a partial region on the drain region side at the intersection of the gate electrode on the side closer to the drain region and the field oxide film, of the first and second gate electrodes. And is provided.

【0009】[0009]

【作用】上記ゲート電極とフィールド酸化膜が交差する
付近のフィールド酸化膜下には反転防止領域を形成しな
い。このため、上記ゲート電極と反転防止領域との間隔
が広がる。したがって、上記ゲート電極に加えられるゲ
ート電圧と反転防止領域に加わっている電圧とにより、
ゲート電極と反転防止領域間に生じる電界の強さが緩和
される。
The inversion prevention region is not formed under the field oxide film near the intersection of the gate electrode and the field oxide film. Therefore, the gap between the gate electrode and the inversion prevention region is widened. Therefore, by the gate voltage applied to the gate electrode and the voltage applied to the inversion prevention region,
The strength of the electric field generated between the gate electrode and the inversion prevention region is relaxed.

【0010】[0010]

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図1はこの発明に係る高耐圧MOSトラン
ジスタの一実施例の断面図であり、前記図4のB−B線
に沿った断面図である図5の(b)に対応するものであ
る。図1において前記図5の(b)に対応する箇所には
同一の符号を付してある。この実施例のトランジスタの
構造が図4および図5を使って説明した従来例と異なる
点は、フィールド酸化膜48下に形成される反転防止領域
49の形状であり、その他の構造は従来例と同じである。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. FIG. 1 is a sectional view of an embodiment of a high voltage MOS transistor according to the present invention and corresponds to FIG. 5B which is a sectional view taken along the line BB of FIG. In FIG. 1, parts corresponding to those in FIG. 5B are given the same reference numerals. The structure of the transistor of this embodiment is different from the conventional example described with reference to FIGS. 4 and 5 in that the inversion prevention region formed under the field oxide film 48.
The shape is 49, and the other structures are the same as the conventional example.

【0011】図において、P型の半導体基板またはPウ
ェル40の素子分離領域にはフィールド酸化膜48が形成さ
れており、特定部分を除いてフィールド酸化膜48の下に
は基板よりも数〜数百倍程度高い濃度でP型不純物が添
加された反転防止領域10が形成されている。また、この
反転防止領域10に接触するように、P型不純物を基板40
に高濃度に導入した基板バイアス用のガードリング50が
形成されている。基板40の素子領域上にはゲート酸化膜
46が形成されている。
In the figure, a field oxide film 48 is formed in the P-type semiconductor substrate or the element isolation region of the P well 40, and the field oxide film 48 is formed under the field oxide film 48 except for a specific portion in a number of several to several. The inversion prevention region 10 to which a P-type impurity is added at a concentration about 100 times higher is formed. In addition, a P-type impurity is added to the substrate 40 so as to come into contact with the inversion prevention region 10.
A substrate bias guard ring 50, which has been introduced at a high concentration, is formed on the substrate. A gate oxide film is formed on the device region of the substrate 40.
46 are formed.

【0012】上記ゲート酸化膜46上には第2ゲート電極
45が形成されており、この電極45の両端部はフィールド
酸化膜48上まで延在している。また、上記基板40上には
層間絶縁膜51が形成されており、この層間絶縁膜51の上
記第2ゲート電極45と対応する位置の一部にはコンタク
トホールが開口されている。そして、このコンタクトホ
ールを介して上記第2ゲート電極45と接続するように第
2ゲート電極用引き出し配線57が形成されている。
A second gate electrode is formed on the gate oxide film 46.
45 is formed, and both ends of this electrode 45 extend onto the field oxide film 48. An interlayer insulating film 51 is formed on the substrate 40, and a contact hole is opened at a part of the interlayer insulating film 51 corresponding to the second gate electrode 45. Then, a second gate electrode lead wire 57 is formed so as to be connected to the second gate electrode 45 through the contact hole.

【0013】一方、この実施例のトランジスタにおいて
も、ゲート酸化膜46の下部には反転防止領域10が形成さ
れているものであるが、そのパターン形状が従来とは異
なっている。以下、この反転防止領域10のパターン形状
について、前記図7に対応する図2の平面図を用いて説
明する。
On the other hand, also in the transistor of this embodiment, the inversion prevention region 10 is formed under the gate oxide film 46, but its pattern shape is different from the conventional one. The pattern shape of the inversion prevention region 10 will be described below with reference to the plan view of FIG. 2 corresponding to FIG.

【0014】まず、第2ゲート電極45とフィールド酸化
膜48との交差部分に対応するフィールド酸化膜48下の領
域を交差領域とする。この交差領域を第2ゲート電極45
の高濃度ドレイン領域41に近い側の長辺端20よりもドレ
イン領域41側にずらし、さらに電極45の短辺端21よりも
内側にずらしたときにフィールド酸化膜48下にある領域
を領域22とする。反転防止領域10はこの非形成領域22を
除いたフィールド酸化膜48の下部に形成される。
First, the region under the field oxide film 48 corresponding to the intersection of the second gate electrode 45 and the field oxide film 48 is defined as the intersection region. This intersection area is defined as the second gate electrode 45.
The region under the field oxide film 48 is shifted to the drain region 41 side from the long side end 20 on the side close to the high-concentration drain region 41, and further to the region below the field oxide film 48 when shifted to the inside of the short side end 21 of the electrode 45. And The inversion prevention region 10 is formed below the field oxide film 48 except the non-formation region 22.

【0015】上記ガードリング50は基板バイアス用であ
り、0Vの電圧が与えられている。したがって、ガード
リング50と接触して形成されており、さらにガードリン
グと同一導電型の不純物が高濃度に添加されている反転
防止領域10の表面電位はほぼ0Vになっている。
The guard ring 50 is for a substrate bias and is applied with a voltage of 0V. Therefore, the surface potential of the inversion prevention region 10 which is formed in contact with the guard ring 50 and in which the impurity of the same conductivity type as that of the guard ring is added at a high concentration is almost 0V.

【0016】この実施例トランジスタにおいて、従来例
のトランジスタと同様に高濃度ドレイン領域41に約40
Vの高電圧を供給した場合に、第2ゲート電極45に約4
0Vの高電圧を加え、第1ゲート電極44に電圧0Vを加
えた時のトランジスタ領域の電界の様子を図2中に等電
位線23,23,…で示す。この時の図2中のD−D線に沿
った断面に生じる電界の様子を図3の断面図中に等電位
線23,23,…で示す。
In the transistor of this embodiment, about 40 is formed in the high-concentration drain region 41 as in the case of the conventional transistor.
When a high voltage of V is supplied, about 4 is applied to the second gate electrode 45.
The equipotential lines 23, 23, ... Show in FIG. 2 the state of the electric field in the transistor region when a high voltage of 0 V is applied and a voltage of 0 V is applied to the first gate electrode 44. At this time, the state of the electric field generated in the section along the line D-D in FIG. 2 is shown by equipotential lines 23, 23, ... In the sectional view of FIG.

【0017】この場合、従来はトランジスタ領域の両端
の第2ゲート電極45下の高濃度ドレイン領域よりで電界
集中が発生したいた。これに対し、上記実施例では従来
例トランジスタでは電界集中が発していた領域に相当す
る領域22に表面電位がほぼ0Vになる反転防止領域10が
形成されていないため、等電位線23,23,…は領域22ま
で入り込むことができ、電界集中が緩和されている。こ
の電界集中の緩和により、実施例トランジスタの耐圧は
従来よりも10V程度向上する。
In this case, conventionally, electric field concentration occurs in the high-concentration drain regions below the second gate electrode 45 at both ends of the transistor region. On the other hand, in the above-described embodiment, since the inversion prevention region 10 where the surface potential is almost 0 V is not formed in the region 22 corresponding to the region where the electric field concentration occurs in the conventional transistor, the equipotential lines 23, 23, ... can enter the region 22 and the electric field concentration is relieved. By relaxing this electric field concentration, the breakdown voltage of the example transistor is improved by about 10 V as compared with the conventional case.

【0018】上記領域22に反転防止領域10を形成してい
ないため、第2ゲート電極45に加える電圧を0Vにした
場合でも、第2ゲート電極45とフィールド酸化膜48の交
差部下に寄生チャネルが生じる恐れがある。しかし、領
域22は上記交差部を高濃度ドレイン領域41側にずらした
領域なので、上記交差部の第1ゲート電極44よりには反
転防止領域10が形成されている。したがって、上記寄生
チャネルによりソース・ドレイン間のリーク電流が生じ
ることはない。
Since the inversion prevention region 10 is not formed in the region 22, even if the voltage applied to the second gate electrode 45 is set to 0 V, a parasitic channel is formed below the intersection of the second gate electrode 45 and the field oxide film 48. May occur. However, since the region 22 is a region in which the intersection is shifted toward the high-concentration drain region 41 side, the inversion prevention region 10 is formed from the first gate electrode 44 at the intersection. Therefore, the parasitic channel does not cause a leak current between the source and the drain.

【0019】[0019]

【発明の効果】以上説明したように、この発明によれば
ドレインよりのゲート電極と反転防止領域が交差する付
近のトランジスタ領域に発生する電界集中を緩和できる
構造を持ち、耐圧が向上するデュアルゲート型高耐圧M
OSトランジスタを提供することができる。
As described above, according to the present invention, the dual gate having a structure capable of relaxing the electric field concentration generated in the transistor region in the vicinity of the intersection of the gate electrode from the drain and the inversion prevention region and improving the breakdown voltage is provided. Mold high pressure M
An OS transistor can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例に係るデュアルゲート型高
耐圧MOSトランジスタの断面図。
FIG. 1 is a sectional view of a dual gate type high voltage MOS transistor according to an embodiment of the present invention.

【図2】この発明の一実施例に係るデュアルゲート型高
耐圧MOSトランジスタの一部を概略的に示す平面図。
FIG. 2 is a plan view schematically showing a part of a dual gate type high voltage MOS transistor according to an embodiment of the present invention.

【図3】この発明の一実施例に係るデュアルゲート型高
耐圧MOSトランジスタの一部を概略的に示す断面図。
FIG. 3 is a sectional view schematically showing a part of a dual gate type high breakdown voltage MOS transistor according to an embodiment of the present invention.

【図4】デュアルゲート型高耐圧MOSトランジスタを
概略的に示す平面図。
FIG. 4 is a plan view schematically showing a dual gate type high voltage MOS transistor.

【図5】従来のデュアルゲート型高耐圧MOSトランジ
スタの断面図。
FIG. 5 is a cross-sectional view of a conventional dual gate type high voltage MOS transistor.

【図6】デュアルゲート型高耐圧MOSトランジスタの
等価回路図。
FIG. 6 is an equivalent circuit diagram of a dual gate type high voltage MOS transistor.

【図7】従来のデュアルゲート型高耐圧MOSトランジ
スタの一部を概略的に示す平面図。
FIG. 7 is a plan view schematically showing a part of a conventional dual gate type high voltage MOS transistor.

【図8】従来のデュアルゲート型高耐圧MOSトランジ
スタの一部を概略的に示す断面図。
FIG. 8 is a sectional view schematically showing a part of a conventional dual gate type high voltage MOS transistor.

【符号の説明】[Explanation of symbols]

10…反転防止領域、22…反転防止領域を形成しない領
域、23…等電位線、40…半導体基板、41…高濃度不純物
ドレイン領域、43…高濃度不純物ソース領域、44…第1
ゲート電極、45…第2ゲート電極、46…ゲート酸化膜、
48…フィールド酸化膜、50…ガードリング、51…層間絶
縁膜、52,53,54,55…コンタクトホール、56…第1ゲ
ート電極用引き出し配線、57…第2ゲート電極用引き出
し配線、58…ドレイン用引き出し配線、59…ソース用引
き出し配線。
10 ... Inversion prevention region, 22 ... Region where no inversion prevention region is formed, 23 ... Equipotential line, 40 ... Semiconductor substrate, 41 ... High-concentration impurity drain region, 43 ... High-concentration impurity source region, 44 ... First
Gate electrode, 45 ... Second gate electrode, 46 ... Gate oxide film,
48 ... Field oxide film, 50 ... Guard ring, 51 ... Interlayer insulating film, 52, 53, 54, 55 ... Contact hole, 56 ... First gate electrode lead wire, 57 ... Second gate electrode lead wire, 58 ... Lead wire for drain, 59 ... Lead wire for source.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 第1導電型の第1半導体領域と、 上記第1半導体領域上に形成された素子分離用のフィー
ルド酸化膜と、 上記フィールド酸化膜によって分離された上記第1半導
体領域の素子領域に形成され、第2導電型の不純物を低
濃度に含む低濃度不純物ドレイン領域及び高濃度に含む
高濃度不純物ドレイン領域とからなるドレイン領域と、 上記素子領域に上記ドレイン領域とは離間して形成され
た第2導電型の不純物を含むソース領域と、 上記ドレイン領域とソース領域との間の第1半導体領域
上にゲート酸化膜を介してそれぞれ設けられ、一部がそ
れぞれフィールド酸化膜上まで延在するように形成され
た第1及び第2ゲート電極と、 上記第1と第2ゲート電極間の素子領域に形成された第
2導電型の不純物を含む第2半導体領域と、 上記第1及び第2ゲート電極のうち上記ドレイン領域に
近い側のゲート電極とフィールド酸化膜との交差部分に
おけるドレイン領域側の一部領域を除いてフィールド酸
化膜の下部に形成された反転防止領域とを具備したこと
を特徴とする高耐圧MOSトランジスタ。
1. A first semiconductor region of a first conductivity type, a field oxide film for device isolation formed on the first semiconductor region, and a device of the first semiconductor region isolated by the field oxide film. A drain region formed in a region, the drain region including a low-concentration impurity drain region containing a low concentration of a second conductivity type impurity and a high-concentration impurity drain region containing a high concentration of impurities, and the drain region in the element region separated from each other. The formed source region containing impurities of the second conductivity type and the first semiconductor region between the drain region and the source region are respectively provided via a gate oxide film, and a part of each is provided on the field oxide film. First and second gate electrodes formed so as to extend, and a second semiconductor region containing impurities of the second conductivity type formed in the element region between the first and second gate electrodes. An inversion prevention region formed under the field oxide film except for a part of the first and second gate electrodes on the drain region side at the intersection of the gate electrode on the side closer to the drain region and the field oxide film. A high breakdown voltage MOS transistor comprising:
【請求項2】 前記ソース領域が、第2導電型の不純物
を低濃度に含む低濃度不純物ソース領域及び高濃度に含
む高濃度不純物ソース領域とから構成されていることを
特徴とする請求項1に記載の高耐圧MOSトランジス
タ。
2. The source region includes a low-concentration impurity source region containing a second conductivity type impurity at a low concentration and a high-concentration impurity source region containing a high concentration of the second conductivity type impurity. High breakdown voltage MOS transistor described in.
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