JPH05326866A - クロック供給回路 - Google Patents
クロック供給回路Info
- Publication number
- JPH05326866A JPH05326866A JP4124566A JP12456692A JPH05326866A JP H05326866 A JPH05326866 A JP H05326866A JP 4124566 A JP4124566 A JP 4124566A JP 12456692 A JP12456692 A JP 12456692A JP H05326866 A JPH05326866 A JP H05326866A
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- JP
- Japan
- Prior art keywords
- clock
- amplitude
- driver
- circuit
- power consumption
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路チップ内のクロック供給回路
における消費電力を低減する。 【構成】 例えば、プリ・ドライバ１１およびメイン・
ドライバ１２を小振幅用とし、電源電圧より小さい振幅
でアルミニウム配線４，５にクロックを供給する。ロジ
ック・ゲート等の内部回路６には、レベル変換回路１３
によりＣＭＯＳレベルまで増幅した信号を与える。
における消費電力を低減する。 【構成】 例えば、プリ・ドライバ１１およびメイン・
ドライバ１２を小振幅用とし、電源電圧より小さい振幅
でアルミニウム配線４，５にクロックを供給する。ロジ
ック・ゲート等の内部回路６には、レベル変換回路１３
によりＣＭＯＳレベルまで増幅した信号を与える。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に回路内のクロックの分配に関する。
し、特に回路内のクロックの分配に関する。
【０００２】
【従来の技術】図７は、従来のＣＭＯＳ集積回路におけ
るクロック供給回路の一例を示す図である。同図におい
て、外部端子１から入力されたクロックは、プリ・ドラ
イバ２でバッファリングされ、メイン・ドライバ３へ送
られる。図８にメイン・ドライバ３の具体的な構成例を
示す。
るクロック供給回路の一例を示す図である。同図におい
て、外部端子１から入力されたクロックは、プリ・ドラ
イバ２でバッファリングされ、メイン・ドライバ３へ送
られる。図８にメイン・ドライバ３の具体的な構成例を
示す。
【０００３】メイン・ドライバ３は、チップ内のアルミ
ニウム配線４，５によって、ラッチ等の各種内部回路６
へ供給される。配線５をメッシュ状にしてあるのは、チ
ップ内でのクロック・スキューを小さくするためである
が、このようなクロック用の配線は、一般にチップ全体
にはりめぐらされているため寄生容量が大きくなり、そ
の駆動にはかなりの電力を必要とする。
ニウム配線４，５によって、ラッチ等の各種内部回路６
へ供給される。配線５をメッシュ状にしてあるのは、チ
ップ内でのクロック・スキューを小さくするためである
が、このようなクロック用の配線は、一般にチップ全体
にはりめぐらされているため寄生容量が大きくなり、そ
の駆動にはかなりの電力を必要とする。
【０００４】
【発明が解決しようとする課題】上述したような従来の
クロック供給回路において、スキューを十分に小さくす
るためにはメイン・ドライバのサイズを大きくすること
が効果的であるが、そうすると消費電力の増大が避けら
れない。
クロック供給回路において、スキューを十分に小さくす
るためにはメイン・ドライバのサイズを大きくすること
が効果的であるが、そうすると消費電力の増大が避けら
れない。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、低消費電力で高速・低スキュー
のクロック分配が可能なクロック供給回路を提供するこ
とを目的とする。
ためになされたもので、低消費電力で高速・低スキュー
のクロック分配が可能なクロック供給回路を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るクロック
供給回路は、供給するクロックの振幅を、回路内部にお
ける信号の振幅よりも小さく設定したものである。
供給回路は、供給するクロックの振幅を、回路内部にお
ける信号の振幅よりも小さく設定したものである。
【０００７】
【作用】クロックの振幅が小さくなることで、クロック
用配線を駆動するために費やされる電力が小さくなる。
用配線を駆動するために費やされる電力が小さくなる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本実施例のクロック供給回路の回路図であ
る。同図において図７と同一符号は同一もしくは相当部
分を示している。１１は小振幅のクロック用のプリ・ド
ライバ、１２は同じく小振幅のメイン・ドライバであ
る。また１３は小振幅クロックを回路内部における処理
に本来必要なレベル（本実施例ではＣＭＯＳレベル）に
まで増幅するレベル変換回路である。なお１４は内部回
路で、ここでは一例として複数個のＣＭＯＳロジックゲ
ートを示してある。このような内部回路における動作は
従来と同様で、配線４，５が小振幅で駆動されることの
みが従来と異なる点である。
する。図１は本実施例のクロック供給回路の回路図であ
る。同図において図７と同一符号は同一もしくは相当部
分を示している。１１は小振幅のクロック用のプリ・ド
ライバ、１２は同じく小振幅のメイン・ドライバであ
る。また１３は小振幅クロックを回路内部における処理
に本来必要なレベル（本実施例ではＣＭＯＳレベル）に
まで増幅するレベル変換回路である。なお１４は内部回
路で、ここでは一例として複数個のＣＭＯＳロジックゲ
ートを示してある。このような内部回路における動作は
従来と同様で、配線４，５が小振幅で駆動されることの
みが従来と異なる点である。
【０００９】図２にプリ・ドライバ１１およびメイン・
ドライバ１２の具体的な構成例を、また図３にレベル変
換回路１３の具体的な構成例を示す。基準電圧Ｖref は
小振幅クロックの振幅の中心値から約０．７Ｖ低い電位
に設定し、バイアス電圧Ｂは１.３Ｖ程度とする。
ドライバ１２の具体的な構成例を、また図３にレベル変
換回路１３の具体的な構成例を示す。基準電圧Ｖref は
小振幅クロックの振幅の中心値から約０．７Ｖ低い電位
に設定し、バイアス電圧Ｂは１.３Ｖ程度とする。
【００１０】次に本実施例の動作について詳述する。例
として、図４に示すように、アルミニウム配線５に容量
Ｃだけがついているものとした場合、１回の充電（矢印
Ａの径路で行われる）・放電（矢印Ｂの径路によって行
われる）によってＱ＝Ｃ・ＶC （ＶC は両端の電圧）
の電荷を必要とする。この場合、周波数ｆで動作してい
るものとすれば、１周期は１／ｆであり、電流をＩとし
て、 Ｑ＝Ｃ・ＶC ＝Ｉ・ｔ＝Ｉ／ｆ ゆえに Ｉ＝Ｃ・ＶC ・ｆ となって、消費電力Ｐは、 Ｐ＝Ｉ・ＶC ＝Ｃ・ｆ・ＶC 2 となる。
として、図４に示すように、アルミニウム配線５に容量
Ｃだけがついているものとした場合、１回の充電（矢印
Ａの径路で行われる）・放電（矢印Ｂの径路によって行
われる）によってＱ＝Ｃ・ＶC （ＶC は両端の電圧）
の電荷を必要とする。この場合、周波数ｆで動作してい
るものとすれば、１周期は１／ｆであり、電流をＩとし
て、 Ｑ＝Ｃ・ＶC ＝Ｉ・ｔ＝Ｉ／ｆ ゆえに Ｉ＝Ｃ・ＶC ・ｆ となって、消費電力Ｐは、 Ｐ＝Ｉ・ＶC ＝Ｃ・ｆ・ＶC 2 となる。
【００１１】ここで、図５（ａ）に示すようなＣＭＯＳ
レベルで駆動するものとしてＶC ＝５［Ｖ］とした場
合、Ｃ＝５０［ｐＦ］、ｆ＝１００［ＭＨz ］とすれ
ば、Ｐ＝１２５［ｍＷ］となる。これに対し、図２に示
すような小振幅のドライバを用いて小振幅でクロックを
分配する場合には次のようになる。
レベルで駆動するものとしてＶC ＝５［Ｖ］とした場
合、Ｃ＝５０［ｐＦ］、ｆ＝１００［ＭＨz ］とすれ
ば、Ｐ＝１２５［ｍＷ］となる。これに対し、図２に示
すような小振幅のドライバを用いて小振幅でクロックを
分配する場合には次のようになる。
【００１２】例えば、図５（ｂ）に示すように４．３Ｖ
〜３．３Ｖの振幅を考える。すると、ＶC ＝１［Ｖ］と
なって、同じくＣ＝５０［ｐＦ］、ｆ＝１００［ＭＨz
］の条件の下で、消費電力はＰ＝５［ｍＷ］で済むこ
とになる。
〜３．３Ｖの振幅を考える。すると、ＶC ＝１［Ｖ］と
なって、同じくＣ＝５０［ｐＦ］、ｆ＝１００［ＭＨz
］の条件の下で、消費電力はＰ＝５［ｍＷ］で済むこ
とになる。
【００１３】このように、クロックを小振幅で分配する
ことによって配線部分における消費電力を大幅に削減す
ることが可能になる。もっとも、図２に示したドライバ
や図３に示したレベル変換回路は、通常のＣＭＯＳドラ
イバに比較して消費電力が大きい。例えば、図２に示し
たドライバで１０ｍＷ、図３に示したレベル変換回路で
５ｍＷの電力が余分に消費されるものとすれば、プリ・
ドライバ、２個のメイン・ドライバおよびｎ個のレベル
変換回路による消費電力の増大を考慮して、本実施例に
おけるクロック分配で消費される電力は、 Ｐ＝１０［ｍＷ］＋２×１０［ｍＷ］＋５［ｍＷ］＋ｎ
×５［ｍＷ］＝３５［ｍＷ］＋ｎ×５［ｍＷ］ となる。
ことによって配線部分における消費電力を大幅に削減す
ることが可能になる。もっとも、図２に示したドライバ
や図３に示したレベル変換回路は、通常のＣＭＯＳドラ
イバに比較して消費電力が大きい。例えば、図２に示し
たドライバで１０ｍＷ、図３に示したレベル変換回路で
５ｍＷの電力が余分に消費されるものとすれば、プリ・
ドライバ、２個のメイン・ドライバおよびｎ個のレベル
変換回路による消費電力の増大を考慮して、本実施例に
おけるクロック分配で消費される電力は、 Ｐ＝１０［ｍＷ］＋２×１０［ｍＷ］＋５［ｍＷ］＋ｎ
×５［ｍＷ］＝３５［ｍＷ］＋ｎ×５［ｍＷ］ となる。
【００１４】この値が、従来通りＣＭＯＳレベルで分配
した場合の１２５ｍＷに比較して小さければ、全体とし
ても消費電力節減の効果があることになる。これを一般
的に示せば、ＣＭＯＳ振幅をＶC 、小振幅をＶS 、ドラ
イバ１個による消費電力増大分をＰdrv 、レベル変換回
路１個による消費電力増大分をＰsht として、 Ｃ・ｆ・ＶC 2＞Ｃ・ｆ・ＶS 2＋３Ｐdrv ＋ｎＰsht Ｃｆ（ＶC 2−ＶS 2）−３Ｐdrv ＞ｎＰsht となる。
した場合の１２５ｍＷに比較して小さければ、全体とし
ても消費電力節減の効果があることになる。これを一般
的に示せば、ＣＭＯＳ振幅をＶC 、小振幅をＶS 、ドラ
イバ１個による消費電力増大分をＰdrv 、レベル変換回
路１個による消費電力増大分をＰsht として、 Ｃ・ｆ・ＶC 2＞Ｃ・ｆ・ＶS 2＋３Ｐdrv ＋ｎＰsht Ｃｆ（ＶC 2−ＶS 2）−３Ｐdrv ＞ｎＰsht となる。
【００１５】上式より、チップ面積の増大により容量値
Ｃが大きくなるほど、また動作周波数ｆが増大するほ
ど、消費電力節減の効果が大きくなること、あるいは同
じ消費電力ならレベル変換回路の個数ｎの許容値が大き
くなることがわかる。集積度およびチップ面積ならびに
動作周波数は今後も増大傾向が続くと考えられるから、
クロックの小振幅化は、消費電力の増大を抑制するもの
として有効な手段といえる。
Ｃが大きくなるほど、また動作周波数ｆが増大するほ
ど、消費電力節減の効果が大きくなること、あるいは同
じ消費電力ならレベル変換回路の個数ｎの許容値が大き
くなることがわかる。集積度およびチップ面積ならびに
動作周波数は今後も増大傾向が続くと考えられるから、
クロックの小振幅化は、消費電力の増大を抑制するもの
として有効な手段といえる。
【００１６】レベル変換回路１３によってＣＭＯＳレベ
ルに変換された後は、小振幅化による消費電力節減のメ
リットはなくなるがデメリットも生じない。レベル変換
回路１３は、例えばＬＳＩを構成するブロック単位に配
置する。そうすることにより、各ブロック自体について
は従来からのＣＭＯＳ回路がそのまま利用できることに
なり、既存の設計資産を有効に活用できる。
ルに変換された後は、小振幅化による消費電力節減のメ
リットはなくなるがデメリットも生じない。レベル変換
回路１３は、例えばＬＳＩを構成するブロック単位に配
置する。そうすることにより、各ブロック自体について
は従来からのＣＭＯＳ回路がそのまま利用できることに
なり、既存の設計資産を有効に活用できる。
【００１７】さらに、近年ＬＳＩからの不要な電磁輻射
が問題になっているが、クロックを小振幅ＶS とするこ
とにより、ＣＭＯＳ振幅ＶC のままとした場合に比べ、
クロック用配線からの輻射がＶS ／ＶC に減少するとい
う利点がある。また、従来高スキューを得るためにメイ
ン・ドライバのサイズを大きくすると、アルミニウム配
線のエレクトロ・マイグレーション耐性を確保するため
に線幅を広くしなければならなかったが、クロックを小
振幅とすれば、クロック配線中を移動する電荷量がＶS
／ＶC に減少するため、エレクトロ・マイグレーション
による断線の危険性も減少する。このため、クロック用
配線を太幅化する必要はなく、それによりチップ面積が
増大する等の不都合も避けられる。
が問題になっているが、クロックを小振幅ＶS とするこ
とにより、ＣＭＯＳ振幅ＶC のままとした場合に比べ、
クロック用配線からの輻射がＶS ／ＶC に減少するとい
う利点がある。また、従来高スキューを得るためにメイ
ン・ドライバのサイズを大きくすると、アルミニウム配
線のエレクトロ・マイグレーション耐性を確保するため
に線幅を広くしなければならなかったが、クロックを小
振幅とすれば、クロック配線中を移動する電荷量がＶS
／ＶC に減少するため、エレクトロ・マイグレーション
による断線の危険性も減少する。このため、クロック用
配線を太幅化する必要はなく、それによりチップ面積が
増大する等の不都合も避けられる。
【００１８】上述した実施例では、チップ外部より端子
１を通じて供給するクロック自体を小振幅としたが、図
１において、プリ・ドライバ１１として図６に示すよう
な回路を用いれば、外部からは通常のＣＭＯＳレベルの
クロックを供給しても、これをプリ・ドライバにおいて
小振幅に変換してクロック用配線に出力することによ
り、第１の実施例と同様に、高負荷部分であるクロック
用配線を小振幅で駆動することによる各種のメリットが
得られる。
１を通じて供給するクロック自体を小振幅としたが、図
１において、プリ・ドライバ１１として図６に示すよう
な回路を用いれば、外部からは通常のＣＭＯＳレベルの
クロックを供給しても、これをプリ・ドライバにおいて
小振幅に変換してクロック用配線に出力することによ
り、第１の実施例と同様に、高負荷部分であるクロック
用配線を小振幅で駆動することによる各種のメリットが
得られる。
【００１９】
【発明の効果】以上のようにこの発明によれば、クロッ
クの振幅を集積回路内部の信号の振幅より小さく設定し
たことにより、低消費電力で高速・低スキューのクロッ
ク分配が可能になるとともに、電磁輻射が減少し、断線
の危険性も低下する効果がある。
クの振幅を集積回路内部の信号の振幅より小さく設定し
たことにより、低消費電力で高速・低スキューのクロッ
ク分配が可能になるとともに、電磁輻射が減少し、断線
の危険性も低下する効果がある。
【図１】この発明の一実施例を示すクロック供給回路の
回路図である。
回路図である。
【図２】図１中のドライバの構成例を示す回路図であ
る。
る。
【図３】図１中のレベル変換回路の構成例を示す回路図
である。
である。
【図４】クロック用配線における電力消費を説明するた
めの回路図である。
めの回路図である。
【図５】振幅の違いを説明するための図である。
【図６】ドライバの他の構成例を示す回路図である。
【図７】従来のクロック供給回路の構成例を示す回路図
である。
である。
【図８】図７中のドライバの構成例を示す回路図であ
る。
る。
４，５ 配線 ６ 内部回路 １１，１２ ドライバ １３ レベル変換回路
Claims (1)
- 【請求項１】 同一半導体基板上に形成された半導体集
積回路の各部にクロックを供給するクロック供給回路に
おいて、供給するクロックの振幅を、上記半導体集積回
路内部の信号の振幅より小さく設定したことを特徴とす
るクロック供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124566A JPH05326866A (ja) | 1992-05-18 | 1992-05-18 | クロック供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124566A JPH05326866A (ja) | 1992-05-18 | 1992-05-18 | クロック供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326866A true JPH05326866A (ja) | 1993-12-10 |
Family
ID=14888656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124566A Pending JPH05326866A (ja) | 1992-05-18 | 1992-05-18 | クロック供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326866A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
| JP2005512439A (ja) * | 2001-12-11 | 2005-04-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | クロックドインターフェイスを有するシステム |
-
1992
- 1992-05-18 JP JP4124566A patent/JPH05326866A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
| JP2005512439A (ja) * | 2001-12-11 | 2005-04-28 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | クロックドインターフェイスを有するシステム |
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