JPH05326803A - 面実装型半導体装置 - Google Patents
面実装型半導体装置Info
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- JPH05326803A JPH05326803A JP4130295A JP13029592A JPH05326803A JP H05326803 A JPH05326803 A JP H05326803A JP 4130295 A JP4130295 A JP 4130295A JP 13029592 A JP13029592 A JP 13029592A JP H05326803 A JPH05326803 A JP H05326803A
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- JP
- Japan
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- lead
- lead pins
- package
- semiconductor device
- pins
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
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- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 パッケージ外部で、少なくとも２本のリード
ピン間を接続した面実装型半導体装置を提供する。 【構成】 図１において、パッケージ１より複数のリー
ドピン２が導出されており、リードピン２ａと２ｄはリ
ードフレーム内で一体に形成されていた連結部３により
連結されている。さらに連結部３は半導体装置の所定の
占有面積以内でかつ所定の占有高さ以内に納まる如くフ
ォーミングされている。 【効果】 パッケージ外部で必要なリードピン間が予め
連結されているので、実装工程での接続が不要になる。
パッケージの小型薄型の特徴を保ちつつ実装密度を損な
うこともない。
ピン間を接続した面実装型半導体装置を提供する。 【構成】 図１において、パッケージ１より複数のリー
ドピン２が導出されており、リードピン２ａと２ｄはリ
ードフレーム内で一体に形成されていた連結部３により
連結されている。さらに連結部３は半導体装置の所定の
占有面積以内でかつ所定の占有高さ以内に納まる如くフ
ォーミングされている。 【効果】 パッケージ外部で必要なリードピン間が予め
連結されているので、実装工程での接続が不要になる。
パッケージの小型薄型の特徴を保ちつつ実装密度を損な
うこともない。
Description
【０００１】
【産業上の利用分野】この発明は、面実装型半導体装置
に関し、特定のリードピン間がパッケージ外部で接続さ
れた面実装型半導体装置に関する。
に関し、特定のリードピン間がパッケージ外部で接続さ
れた面実装型半導体装置に関する。
【０００２】
【従来の技術】多ピンの面実装型半導体装置は、一般的
に半導体チップをパッケージに収納しそのリードピンと
半導体チップ電極をワイヤボンディング等で接続し、チ
ップ電極をリードピンを介して外部へ導出している。各
チップ電極には、プリント板等の配線基板に設けられた
外部回路に接続する上での端子機能（名称）が付与され
ている。しかしながら本来半導体チップ内部で一連に形
成されるべき配線が、半導体チップ内部の配線の都合で
接続できず、やむを得ず外部回路で接続することを前提
とした複数のチップ電極並びにリードピンを設ける場合
がある。またある用途向けでは特定のチップ電極間を切
り離して使用するが、別の用途向けではこれら電極間を
接続して使用する場合がある。このような場合のリード
ピン間の接続方法を図５乃至図７を参照して説明する。
に半導体チップをパッケージに収納しそのリードピンと
半導体チップ電極をワイヤボンディング等で接続し、チ
ップ電極をリードピンを介して外部へ導出している。各
チップ電極には、プリント板等の配線基板に設けられた
外部回路に接続する上での端子機能（名称）が付与され
ている。しかしながら本来半導体チップ内部で一連に形
成されるべき配線が、半導体チップ内部の配線の都合で
接続できず、やむを得ず外部回路で接続することを前提
とした複数のチップ電極並びにリードピンを設ける場合
がある。またある用途向けでは特定のチップ電極間を切
り離して使用するが、別の用途向けではこれら電極間を
接続して使用する場合がある。このような場合のリード
ピン間の接続方法を図５乃至図７を参照して説明する。
【０００３】図５は最も一般的に行われる方法で、配線
基板４１上に接続を要す複数のリードピン４２、４３を
連結する印刷配線４４を設けている。この場合配線基板
４１は配線の交差が可能な両面配線基板または多層配線
基板であるが、両面配線基板または多層配線基板が採用
できない場合は配線が交差して配線を通せないことがあ
る。その場合は図６に示すように被覆導線５４等を用い
て印刷配線５５を跨いで、配線基板上で両リードピン５
２、５３と接続するはんだ付け用ランド５６、５７に両
端をはんだ付けする。ただし図５および図６の方法は実
装密度を低下させ、また図６の方法は材料費、加工費も
余計にかかるので、実装工程からは好まれない。
基板４１上に接続を要す複数のリードピン４２、４３を
連結する印刷配線４４を設けている。この場合配線基板
４１は配線の交差が可能な両面配線基板または多層配線
基板であるが、両面配線基板または多層配線基板が採用
できない場合は配線が交差して配線を通せないことがあ
る。その場合は図６に示すように被覆導線５４等を用い
て印刷配線５５を跨いで、配線基板上で両リードピン５
２、５３と接続するはんだ付け用ランド５６、５７に両
端をはんだ付けする。ただし図５および図６の方法は実
装密度を低下させ、また図６の方法は材料費、加工費も
余計にかかるので、実装工程からは好まれない。
【０００４】そこで半導体パッケージ内でチップ電極間
もしくはリードピン間を接続する方法も行われている。
図７（ａ）は半導体装置の上面よりの透視図であり、Ａ
−Ａ線での断面図を図７（ｂ）に示す。半導体パッケー
ジ６１の中央部に半導体チップ６２が台座６３の上にマ
ウントされており、チップ電極６４はリードピン６５に
ボンディングワイヤ６６を介して接続されている。リー
ドピン６５には半導体チップ６２の上方を通る延長導体
６９が連続して設けられており、その先端は他のチップ
電極６７とボンディングワイヤ６８を介して接続されて
いる。
もしくはリードピン間を接続する方法も行われている。
図７（ａ）は半導体装置の上面よりの透視図であり、Ａ
−Ａ線での断面図を図７（ｂ）に示す。半導体パッケー
ジ６１の中央部に半導体チップ６２が台座６３の上にマ
ウントされており、チップ電極６４はリードピン６５に
ボンディングワイヤ６６を介して接続されている。リー
ドピン６５には半導体チップ６２の上方を通る延長導体
６９が連続して設けられており、その先端は他のチップ
電極６７とボンディングワイヤ６８を介して接続されて
いる。
【０００５】図７では半導体チップ６２の上方に延長導
体６９を通しているが、半導体チップの下方を通す場合
も有る。いずれの場合もパッケージ内部のスペースに余
裕が有る場合には可能であるが、近年チップが大型化し
ておりまたパッケージも小型薄型化しており、パッケジ
ージ内部に配線を通すことは困難になってきている。
体６９を通しているが、半導体チップの下方を通す場合
も有る。いずれの場合もパッケージ内部のスペースに余
裕が有る場合には可能であるが、近年チップが大型化し
ておりまたパッケージも小型薄型化しており、パッケジ
ージ内部に配線を通すことは困難になってきている。
【０００６】
【発明が解決しようとする課題】上記のように、面実装
型半導体装置に外部で互いに接続する必要がある複数の
リードピンがある場合、基板配線工程や実装工程にその
接続を期待できない場合もある。そこで半導体製造工程
で実行でき、かつパッケージの小型薄型の特徴を損なわ
ないリードピン間の接続構造を持った面実装型半導体装
置を提供しようとするものである。
型半導体装置に外部で互いに接続する必要がある複数の
リードピンがある場合、基板配線工程や実装工程にその
接続を期待できない場合もある。そこで半導体製造工程
で実行でき、かつパッケージの小型薄型の特徴を損なわ
ないリードピン間の接続構造を持った面実装型半導体装
置を提供しようとするものである。
【０００７】
【問題を解決するための手段】上記目的を達成するため
に本発明では、半導体チップを収納するパッケージと、
このパッケージから外部へ導出されており、かつ前記半
導体チップの電極と電気的に接続された複数のリードピ
ンと、この複数のリードピンのうちパッケージ外部であ
らかじめ接続された少なくとも２本のリードピンとを備
えており、これら少なくとも２本のリードピンの間に、
これら少なくとも２本のリードピンと電気的に接続しな
いリードピンが少なくとも１本あることを特徴とする面
実装型半導体装置を提供する。
に本発明では、半導体チップを収納するパッケージと、
このパッケージから外部へ導出されており、かつ前記半
導体チップの電極と電気的に接続された複数のリードピ
ンと、この複数のリードピンのうちパッケージ外部であ
らかじめ接続された少なくとも２本のリードピンとを備
えており、これら少なくとも２本のリードピンの間に、
これら少なくとも２本のリードピンと電気的に接続しな
いリードピンが少なくとも１本あることを特徴とする面
実装型半導体装置を提供する。
【０００８】加えて本発明では、前記複数のリードピン
と前記少なくとも２本のリードピンの接続がリードフレ
ームによって形成されていることを特徴とする面実装型
半導体装置を提供する。
と前記少なくとも２本のリードピンの接続がリードフレ
ームによって形成されていることを特徴とする面実装型
半導体装置を提供する。
【０００９】さらに本発明では、前記少なくとも２本の
リードピンの接続部分が、面実装型半導体装置の所定の
占有面積および所定の占有高さ以内に含まれている事を
特徴とする。
リードピンの接続部分が、面実装型半導体装置の所定の
占有面積および所定の占有高さ以内に含まれている事を
特徴とする。
【００１０】
【作用】パッケージ外部で複数のリードピン同士を接続
するに際し、所定のリードピン上であるいはリードピン
延長部で接続し、その後リードフォーミングして複数の
リードピン間の接続部分を、接続部分がない場合の半導
体装置の所定の占有面積および所定の占有高さ以内に含
ませることができるので、パッケージの小型薄型の特徴
を損なわずに済む。
するに際し、所定のリードピン上であるいはリードピン
延長部で接続し、その後リードフォーミングして複数の
リードピン間の接続部分を、接続部分がない場合の半導
体装置の所定の占有面積および所定の占有高さ以内に含
ませることができるので、パッケージの小型薄型の特徴
を損なわずに済む。
【００１１】
【実施例】本発明の実施例を図１乃至図４を参照して説
明する。図１は本発明の第１実施例を示すもので、図１
は面実装用の樹脂封止型半導体装置のリードフォーミン
グ後の斜視図であり、図２は前記樹脂封止型半導体装置
のリードピン形成方法を示している。図１において、樹
脂パッケージ１より複数のリードピン２が導出されてお
り、リードピン２ａと２ｄはリードフレームの一部で形
成された連結部３で連結されている。連結部３を基板面
に垂直になるようにフォーミングすることにより実装面
積の増大を防いでおり、連結部３の高さも樹脂パッケー
ジの高さを超えないように設計されている。以下図２を
用いて形成法を説明する。図２（ａ）はリードフレーム
の１素子分を示した上面図であり、リードフレーム１１
内には樹脂パッケージ１２が形成されている。点線で示
した部分は後のリードカッティング工程で切断される部
分である。フレームガイド１３から複数のリードピン１
４が導出されており、樹脂パッケージ１２の周辺はモー
ルド時の樹脂のしみだしを防止するために設けられた複
数のダムバー１５と複数のリードピン１４とで囲まれて
いる。リードピン間を接続する接続部１６もリードフレ
ーム１１内に設けられている。
明する。図１は本発明の第１実施例を示すもので、図１
は面実装用の樹脂封止型半導体装置のリードフォーミン
グ後の斜視図であり、図２は前記樹脂封止型半導体装置
のリードピン形成方法を示している。図１において、樹
脂パッケージ１より複数のリードピン２が導出されてお
り、リードピン２ａと２ｄはリードフレームの一部で形
成された連結部３で連結されている。連結部３を基板面
に垂直になるようにフォーミングすることにより実装面
積の増大を防いでおり、連結部３の高さも樹脂パッケー
ジの高さを超えないように設計されている。以下図２を
用いて形成法を説明する。図２（ａ）はリードフレーム
の１素子分を示した上面図であり、リードフレーム１１
内には樹脂パッケージ１２が形成されている。点線で示
した部分は後のリードカッティング工程で切断される部
分である。フレームガイド１３から複数のリードピン１
４が導出されており、樹脂パッケージ１２の周辺はモー
ルド時の樹脂のしみだしを防止するために設けられた複
数のダムバー１５と複数のリードピン１４とで囲まれて
いる。リードピン間を接続する接続部１６もリードフレ
ーム１１内に設けられている。
【００１２】図２（ｂ）はリードカッティング工程でフ
レームガイドやダムバー等不要部分を切り落とした後の
上面図であり、点線を付した部分は後のリードフォーミ
ング工程で折り曲げられる部分を示している。図２
（ｃ）はリードフォーミング終了後の上面図であり、そ
の斜視図は図１の如くなる。リードピン間の接続部１６
は前記半導体装置の占有面積以内に納まっており、高さ
も前記半導体装置の高さ以内に納まっている。
レームガイドやダムバー等不要部分を切り落とした後の
上面図であり、点線を付した部分は後のリードフォーミ
ング工程で折り曲げられる部分を示している。図２
（ｃ）はリードフォーミング終了後の上面図であり、そ
の斜視図は図１の如くなる。リードピン間の接続部１６
は前記半導体装置の占有面積以内に納まっており、高さ
も前記半導体装置の高さ以内に納まっている。
【００１３】図３は本発明の第２実施例を示すもので、
４方向にリードピンがでる面実装用の樹脂封止型半導体
装置である。図３（ａ）は半導体装置の上面からの透視
図であり、Ｂ−Ｂ線より見た断面図が図３（ｂ）であ
る。図３（ａ）において樹脂パッケージ２１より複数の
リードピン２２が導出されており、台座２３上にマウン
トされた半導体チップ２４とボンディングワイヤ２５を
介して接続されている。４側面の内、異なる２側面にあ
るリードピン２２ａ、２２ｂの根元に金属条２６を溶
接、ロー付け等の方法で接続している。前記金属条２６
の形状は、樹脂モールド後のダムバーカットあるいはそ
の後のリードフォーミングに支障の無い形状にすること
はいうまでもない。即ちダイバーカットおよびリードフ
ォーミングのポンチが前記金属条２６に触れないよう
に、前記金属条２６の形状、位置を定めるか前記ポンチ
に逃げを作って置く。また前記金属条２６の接続は樹脂
モールド後でもよいが、モールド後はリードピン表面に
樹脂モールド時に樹脂バリが発生し、接続部が電気的に
も機械的にも安定しないことがある。従って樹脂モール
ド前に接続することが好ましいが、その場合はモールド
金型の前記金属条２６相当部に逃げを作っておく。
４方向にリードピンがでる面実装用の樹脂封止型半導体
装置である。図３（ａ）は半導体装置の上面からの透視
図であり、Ｂ−Ｂ線より見た断面図が図３（ｂ）であ
る。図３（ａ）において樹脂パッケージ２１より複数の
リードピン２２が導出されており、台座２３上にマウン
トされた半導体チップ２４とボンディングワイヤ２５を
介して接続されている。４側面の内、異なる２側面にあ
るリードピン２２ａ、２２ｂの根元に金属条２６を溶
接、ロー付け等の方法で接続している。前記金属条２６
の形状は、樹脂モールド後のダムバーカットあるいはそ
の後のリードフォーミングに支障の無い形状にすること
はいうまでもない。即ちダイバーカットおよびリードフ
ォーミングのポンチが前記金属条２６に触れないよう
に、前記金属条２６の形状、位置を定めるか前記ポンチ
に逃げを作って置く。また前記金属条２６の接続は樹脂
モールド後でもよいが、モールド後はリードピン表面に
樹脂モールド時に樹脂バリが発生し、接続部が電気的に
も機械的にも安定しないことがある。従って樹脂モール
ド前に接続することが好ましいが、その場合はモールド
金型の前記金属条２６相当部に逃げを作っておく。
【００１４】次に図４に本発明の第３実施例を示す。図
４（ａ）は４方向にリードピンがでる一般的なリードフ
レームであり、図４（ｂ）はリードピン間を接続する金
属条を提供するリードフレームである。図４（ａ）のリ
ードフレーム３１ａと図４（ｂ）のリードフレーム３１
ｂを、各々のガイドホール３２ａ、３２ｂをガイドとし
て重ね合わせ、例えば溶接点３３ａ、３３ｂで両フレー
ム３１ａ、３１ｂを溶接し、前記両フレーム３１ａ、３
１ｂを一体化する。その後前記とは異なる溶接点３４
ａ、３４ｂおよび３５ａ、３５ｂを溶接することによ
り、リードピン間を接続する金属条３６をリードピン３
７ａ、３７ｂに接続する。接続方法を溶接としたが、溶
接のみに限られるものではなくロー付け等の方法でもよ
い。その後よく知られている半導体チップマウント、ワ
イヤボンディング、樹脂モールドの工程を経てリードカ
ットを行う。リードカットの際リードフレーム３１ｂに
付いては、ｍ−ｍ線、ｎ−ｎ線でカットすることによ
り、金属条３６をリードフレーム３１ｂから切り離す。
その後リードフォーミング工程を経て図３と同様な半導
体装置を得る。
４（ａ）は４方向にリードピンがでる一般的なリードフ
レームであり、図４（ｂ）はリードピン間を接続する金
属条を提供するリードフレームである。図４（ａ）のリ
ードフレーム３１ａと図４（ｂ）のリードフレーム３１
ｂを、各々のガイドホール３２ａ、３２ｂをガイドとし
て重ね合わせ、例えば溶接点３３ａ、３３ｂで両フレー
ム３１ａ、３１ｂを溶接し、前記両フレーム３１ａ、３
１ｂを一体化する。その後前記とは異なる溶接点３４
ａ、３４ｂおよび３５ａ、３５ｂを溶接することによ
り、リードピン間を接続する金属条３６をリードピン３
７ａ、３７ｂに接続する。接続方法を溶接としたが、溶
接のみに限られるものではなくロー付け等の方法でもよ
い。その後よく知られている半導体チップマウント、ワ
イヤボンディング、樹脂モールドの工程を経てリードカ
ットを行う。リードカットの際リードフレーム３１ｂに
付いては、ｍ−ｍ線、ｎ−ｎ線でカットすることによ
り、金属条３６をリードフレーム３１ｂから切り離す。
その後リードフォーミング工程を経て図３と同様な半導
体装置を得る。
【００１５】上記実施例では、いずれも樹脂パッケージ
について説明したが、本発明はこれのみに限定されるも
のではなく、セラミックパッケージ等面実装型のパッケ
ージ全般に適用されるものであることはいうまでもな
い。
について説明したが、本発明はこれのみに限定されるも
のではなく、セラミックパッケージ等面実装型のパッケ
ージ全般に適用されるものであることはいうまでもな
い。
【００１６】
【発明の効果】本発明によれば、パッケージ外部で予め
リードピン同士を接続した半導体装置を提供できるの
で、実装工程での配線基板に特別の配慮をする必要がな
く、またパッケージの小型薄型の特徴を保ちつつ実装密
度を損なうこともない。
リードピン同士を接続した半導体装置を提供できるの
で、実装工程での配線基板に特別の配慮をする必要がな
く、またパッケージの小型薄型の特徴を保ちつつ実装密
度を損なうこともない。
【図１】本発明の第１実施例に示す面実装型半導体の斜
視図である。
視図である。
【図２】本発明の第１実施例の形成工程を示す平面図で
ある。
ある。
【図３】本発明の第２実施例に示す面実装型半導体の上
面透視図および断面図である。
面透視図および断面図である。
【図４】本発明の第３実施例に使用するリードフレーム
の上面図である。
の上面図である。
【図５】従来技術の例を示す斜視図である。
【図６】従来技術の他の例を示す斜視図である。
【図７】従来技術の他の例を示す斜視図である。
【符号の説明】 １ … 樹脂パッケージ ２ … リードピン ２ａ… リードピンａ ２ｄ… リードピンｄ ３ … 連結部
Claims (4)
- 【請求項１】 半導体チップを収納するパッケージと、
このパッケージから外部へ導出されており、かつ前記半
導体チップの電極と電気的に接続された複数のリードピ
ンと、この複数のリードピンのうちパッケージ外部で接
続された少なくとも２本のリードピンと、これら少なく
とも２本のリードピンの間にあり、これら少なくとも２
本のリードピンとは電気的に接続していない少なくとも
１本のリードピンとを具備することを特徴とする面実装
型半導体装置。 - 【請求項２】 前記少なくとも２本のリードピンが、パ
ッケージの異なる側面から導出されていることを特徴と
する請求項１記載の面実装型半導体装置。 - 【請求項３】 前記複数のリードピンと前記少なくとも
２本のリードピンの接続部分がリードフレームによって
形成されていることを特徴とする請求項１乃至請求項２
記載の面実装型半導体装置。 - 【請求項４】 前記２本のリードピンの接続部分が、半
導体装置の所定の占有面積および所定の占有高さ以内に
含まれている事を特徴とする請求項１乃至請求項３記載
の面実装型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130295A JPH05326803A (ja) | 1992-05-22 | 1992-05-22 | 面実装型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4130295A JPH05326803A (ja) | 1992-05-22 | 1992-05-22 | 面実装型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326803A true JPH05326803A (ja) | 1993-12-10 |
Family
ID=15030900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4130295A Pending JPH05326803A (ja) | 1992-05-22 | 1992-05-22 | 面実装型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326803A (ja) |
-
1992
- 1992-05-22 JP JP4130295A patent/JPH05326803A/ja active Pending
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