JPH05326661A - 絶縁膜欠陥検出方法 - Google Patents
絶縁膜欠陥検出方法Info
- Publication number
- JPH05326661A JPH05326661A JP13219292A JP13219292A JPH05326661A JP H05326661 A JPH05326661 A JP H05326661A JP 13219292 A JP13219292 A JP 13219292A JP 13219292 A JP13219292 A JP 13219292A JP H05326661 A JPH05326661 A JP H05326661A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- electrode
- cell plate
- pinhole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Sampling And Sample Adjustment (AREA)
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 絶縁膜の不良を容易に観察可能とする。
【構成】 セルプレート電極８が露出するように、ウェ
ットエッチングまたはドライエッチングにより、保護膜
１２、アルミニウム合金膜１１、層間絶縁膜１０、ビッ
ト線９を除去する。たとえばＮ−メチルアセトアミドを
溶媒とし、０.０４規程のＫＮＯ3を溶質とした電解溶液
２１に、白金電極２２を負電極に、ダイナミックＲＡＭ
を正電極２３として浸漬し、それらを定電圧定電流源２
４に接続して、多結晶シリコンからなるセルプレート電
極８を陽極酸化する。これによって、絶縁膜の欠陥箇所
を検出する。
ットエッチングまたはドライエッチングにより、保護膜
１２、アルミニウム合金膜１１、層間絶縁膜１０、ビッ
ト線９を除去する。たとえばＮ−メチルアセトアミドを
溶媒とし、０.０４規程のＫＮＯ3を溶質とした電解溶液
２１に、白金電極２２を負電極に、ダイナミックＲＡＭ
を正電極２３として浸漬し、それらを定電圧定電流源２
４に接続して、多結晶シリコンからなるセルプレート電
極８を陽極酸化する。これによって、絶縁膜の欠陥箇所
を検出する。
Description
【０００１】
【産業上の利用分野】本発明は、多結晶シリコン膜上の
絶縁膜の欠陥であるピンホールを評価する絶縁膜欠陥検
出方法に関するものである。
絶縁膜の欠陥であるピンホールを評価する絶縁膜欠陥検
出方法に関するものである。
【０００２】
【従来の技術】半導体メモリ素子の微細化および高密度
集積化に伴い、メモリセル構造はプレナー型メモリセル
から狭い領域内に容量の大きいキャパシタを形成する積
層容量型メモリセルへと推移してきている。以下積層容
量型メモリセルをＳＴＣメモリセルと呼ぶ。
集積化に伴い、メモリセル構造はプレナー型メモリセル
から狭い領域内に容量の大きいキャパシタを形成する積
層容量型メモリセルへと推移してきている。以下積層容
量型メモリセルをＳＴＣメモリセルと呼ぶ。
【０００３】ＳＴＣメモリセルでは、多結晶シリコン膜
からなる電荷蓄積電極上に絶縁膜がある。もしこの絶縁
膜に欠陥（ピンホール）が存在すると、通常１ビット不
良と呼ばれる、蓄積電荷がシリコン基板１にリークする
動作不良が発生する。従来、絶縁膜に欠陥（ピンホー
ル）が存在するかどうかは半導体テスターを用いて同定
されてきた。
からなる電荷蓄積電極上に絶縁膜がある。もしこの絶縁
膜に欠陥（ピンホール）が存在すると、通常１ビット不
良と呼ばれる、蓄積電荷がシリコン基板１にリークする
動作不良が発生する。従来、絶縁膜に欠陥（ピンホー
ル）が存在するかどうかは半導体テスターを用いて同定
されてきた。
【０００４】以下その方法を示す。一般に、メモリセル
のリーク電流により、ダイナミックランダムアクセスメ
モリー（以下ＤＲＡＭと記す）の書き込み時の電圧と読
出し時の電圧に変化が起こる。すなわちキャパシタに
“１”を書き込むのに電荷蓄積電極に電源電圧ＶCC，セ
ルプレート電極にＶCC／２を印加した場合、シリコン基
板の結晶欠陥や絶縁膜のピンホールがあると、正常に
“１”を読み出すことができない。
のリーク電流により、ダイナミックランダムアクセスメ
モリー（以下ＤＲＡＭと記す）の書き込み時の電圧と読
出し時の電圧に変化が起こる。すなわちキャパシタに
“１”を書き込むのに電荷蓄積電極に電源電圧ＶCC，セ
ルプレート電極にＶCC／２を印加した場合、シリコン基
板の結晶欠陥や絶縁膜のピンホールがあると、正常に
“１”を読み出すことができない。
【０００５】また、キャパシタに“０”を書き込むのに
電荷蓄積電極に接地電圧０Ｖ，セルプレート電極にＶCC
／２を印加した場合、ゲート酸化膜のピンホールや絶縁
膜のピンホールがあると正常に“０”を読み出すことが
できない。すなわち、キャパシタに“１”または“０”
の書き込み読出し試験だけでは、絶縁膜にピンホールが
あるかどうか判断することができない。
電荷蓄積電極に接地電圧０Ｖ，セルプレート電極にＶCC
／２を印加した場合、ゲート酸化膜のピンホールや絶縁
膜のピンホールがあると正常に“０”を読み出すことが
できない。すなわち、キャパシタに“１”または“０”
の書き込み読出し試験だけでは、絶縁膜にピンホールが
あるかどうか判断することができない。
【０００６】そこで、強制的にセルプレート電極にＶCC
または０Ｖを印加して、読出し電圧の変化の様子をみ
る。絶縁膜にピンホールがあるとキャパシタに蓄積され
る電荷量Ｑは減少する。キャパシタに蓄積される電荷量
ＱはＱ＝Ｃ（ＶCC−ＶCP）で表わされる。Ｃは絶縁膜の
静電容量、ＶCCは電源電圧、ＶCPはセルプレート電圧で
ある。セルプレート電極にＶCCを印加した時、キャパシ
タに“０”を書き込むのに電荷蓄積電極に接地電圧０Ｖ
を印加した場合、電荷量ＱはＱ＝ＣＶCCであり、絶縁膜
のピンホールがあるとキャパシタに蓄積される電荷量Ｑ
は減少する。この時、読出し時のビット線電位は正常時
に比べて上昇し、読出し電圧は“０”にならない。ま
た、キャパシタに“１”を書き込むのに電荷蓄積電極に
接地電圧ＶCCを印加した場合、電荷量ＱはＱ＝０とな
り、絶縁膜のピンホールがあってもキャパシタに蓄積さ
れる電荷量Ｑは変化せず、読出し時のビット線電位は変
化しない。このように、読出し電圧は“０”になり、正
常動作する。
または０Ｖを印加して、読出し電圧の変化の様子をみ
る。絶縁膜にピンホールがあるとキャパシタに蓄積され
る電荷量Ｑは減少する。キャパシタに蓄積される電荷量
ＱはＱ＝Ｃ（ＶCC−ＶCP）で表わされる。Ｃは絶縁膜の
静電容量、ＶCCは電源電圧、ＶCPはセルプレート電圧で
ある。セルプレート電極にＶCCを印加した時、キャパシ
タに“０”を書き込むのに電荷蓄積電極に接地電圧０Ｖ
を印加した場合、電荷量ＱはＱ＝ＣＶCCであり、絶縁膜
のピンホールがあるとキャパシタに蓄積される電荷量Ｑ
は減少する。この時、読出し時のビット線電位は正常時
に比べて上昇し、読出し電圧は“０”にならない。ま
た、キャパシタに“１”を書き込むのに電荷蓄積電極に
接地電圧ＶCCを印加した場合、電荷量ＱはＱ＝０とな
り、絶縁膜のピンホールがあってもキャパシタに蓄積さ
れる電荷量Ｑは変化せず、読出し時のビット線電位は変
化しない。このように、読出し電圧は“０”になり、正
常動作する。
【０００７】このように、強制的にセルプレート電極に
ＶCCまたは０Ｖを印加して読出し電圧の変化をみること
により絶縁膜のピンホールがあるかどうか判断すること
ができる。
ＶCCまたは０Ｖを印加して読出し電圧の変化をみること
により絶縁膜のピンホールがあるかどうか判断すること
ができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、強制的にセルプレート電極にＶCCまたは
０Ｖを印加する。このためにプローブ針を半導体デバイ
スに接触させ電圧を印加する。このため半導体デバイス
は破壊される可能性がある。また、測定に熟練を要す
る。
来の方法では、強制的にセルプレート電極にＶCCまたは
０Ｖを印加する。このためにプローブ針を半導体デバイ
スに接触させ電圧を印加する。このため半導体デバイス
は破壊される可能性がある。また、測定に熟練を要す
る。
【０００９】更に半導体デバイスが微細化されてくる
と、プローブ針により電圧を印加しようとするとプロー
ビングパッド（プローブ針を接触させる領域）を集束イ
オンビームにより形成する必要があり、評価に時間がか
かるという欠点を有していた。
と、プローブ針により電圧を印加しようとするとプロー
ビングパッド（プローブ針を接触させる領域）を集束イ
オンビームにより形成する必要があり、評価に時間がか
かるという欠点を有していた。
【００１０】本発明は、上記従来の問題点を解決するも
ので、絶縁膜の不良の観察を簡単にできる方法を提供す
ることを目的とする。
ので、絶縁膜の不良の観察を簡単にできる方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明の絶縁膜欠陥検出方法では、シリコン基板上に
導電性膜と絶縁膜が少なくとも形成されており、前記絶
縁膜上に導電性膜を形成する工程と、前記シリコン基板
を正電極として電解溶液中に浸漬し、前記絶縁膜の所定
位置の前記導電性膜を陽極酸化する工程と、前記陽極酸
化部のみを選択的に除去する工程からなる。
に本発明の絶縁膜欠陥検出方法では、シリコン基板上に
導電性膜と絶縁膜が少なくとも形成されており、前記絶
縁膜上に導電性膜を形成する工程と、前記シリコン基板
を正電極として電解溶液中に浸漬し、前記絶縁膜の所定
位置の前記導電性膜を陽極酸化する工程と、前記陽極酸
化部のみを選択的に除去する工程からなる。
【００１２】
【作用】この構成によって、もし、絶縁膜にピンホール
が存在すれば、ピンホールを通じて導電性膜とシリコン
基板が短絡状態になり、ピンホールの存在する導電性膜
のみが陽極酸化されて一部絶縁膜に変化する。この後、
フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）混合
液にシリコン基板を浸漬することで、ピンホールのある
部分の導電性膜のみが選択的に除去され、絶縁膜の欠陥
を検出することができる。
が存在すれば、ピンホールを通じて導電性膜とシリコン
基板が短絡状態になり、ピンホールの存在する導電性膜
のみが陽極酸化されて一部絶縁膜に変化する。この後、
フッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）混合
液にシリコン基板を浸漬することで、ピンホールのある
部分の導電性膜のみが選択的に除去され、絶縁膜の欠陥
を検出することができる。
【００１３】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。図１は本発明のために用いたＤＲＡＭ
の要部断面図である。また、図２は解析に用いたＤＲＡ
Ｍの要部断面図であり、図１のワード線方向に劈開した
ときのＤＲＡＭの要部断面図である。
ながら説明する。図１は本発明のために用いたＤＲＡＭ
の要部断面図である。また、図２は解析に用いたＤＲＡ
Ｍの要部断面図であり、図１のワード線方向に劈開した
ときのＤＲＡＭの要部断面図である。
【００１４】図１〜図６において、１はシリコン基板、
２はフィールド酸化膜、３はゲート電極又はワード線、
４は層間絶縁膜、５は接続孔、６は電荷蓄積電極、７は
絶縁膜、８はセルプレート電極、９はビット線、１０は
層間絶縁膜、１１はアルミニウム合金膜、１２は保護膜
である。１３はピンホール、１４は陽極酸化された部分
である。
２はフィールド酸化膜、３はゲート電極又はワード線、
４は層間絶縁膜、５は接続孔、６は電荷蓄積電極、７は
絶縁膜、８はセルプレート電極、９はビット線、１０は
層間絶縁膜、１１はアルミニウム合金膜、１２は保護膜
である。１３はピンホール、１４は陽極酸化された部分
である。
【００１５】セルプレート電極８が露出するようにウェ
ットエッチングまたはドライエッチングにより保護膜１
２、アルミニウム合金膜１１、層間絶縁膜１０、ビット
線９を除去する。この方法について詳細に説明する。
ットエッチングまたはドライエッチングにより保護膜１
２、アルミニウム合金膜１１、層間絶縁膜１０、ビット
線９を除去する。この方法について詳細に説明する。
【００１６】まず、保護膜１２、たとえば膜厚０.９μ
ｍのプラズマＣＶＤ法により成膜した窒化珪素膜を、フ
レオン（ＣＦ4）と酸素の混合ガス（混合比９：１）を
用いてドライエッチングにより除去する。
ｍのプラズマＣＶＤ法により成膜した窒化珪素膜を、フ
レオン（ＣＦ4）と酸素の混合ガス（混合比９：１）を
用いてドライエッチングにより除去する。
【００１７】次に、アルミニウム合金膜１１、たとえば
膜厚０.９μｍのスパッタ法により成膜したＡｌ−Ｓｉ
−Ｃｕ合金膜を、６０℃のリン酸にてエッチング除去す
る。
膜厚０.９μｍのスパッタ法により成膜したＡｌ−Ｓｉ
−Ｃｕ合金膜を、６０℃のリン酸にてエッチング除去す
る。
【００１８】次に、層間絶縁膜１０、たとえば、常圧Ｃ
ＶＤ法により成膜したＢＰＳＧ（ボロンフォスフォシリ
ケートグラス）膜を、フッ酸（ＨＦ）とフッ化アンモニ
ウム（ＮＨ4Ｆ）混合液（容量比１：５）によりビット
線９の表面が露出するまでエッチングをする。
ＶＤ法により成膜したＢＰＳＧ（ボロンフォスフォシリ
ケートグラス）膜を、フッ酸（ＨＦ）とフッ化アンモニ
ウム（ＮＨ4Ｆ）混合液（容量比１：５）によりビット
線９の表面が露出するまでエッチングをする。
【００１９】次に、ビット線９、たとえば膜厚０.２０
μｍの減圧ＣＶＤ法により成膜した多結晶シリコンと膜
厚０.２５μｍの減圧ＣＶＤ法により成膜したＷシリサ
イドからなるポリサイド膜を、フッ酸を含む混合液、た
とえば容量比でＨＮＯ3：Ｈ2Ｏ：ＨＦ＝２００：８０：
３の混合液によりエッチング除去する。
μｍの減圧ＣＶＤ法により成膜した多結晶シリコンと膜
厚０.２５μｍの減圧ＣＶＤ法により成膜したＷシリサ
イドからなるポリサイド膜を、フッ酸を含む混合液、た
とえば容量比でＨＮＯ3：Ｈ2Ｏ：ＨＦ＝２００：８０：
３の混合液によりエッチング除去する。
【００２０】次にフッ酸（ＨＦ）とフッ化アンモニウム
（ＮＨ4Ｆ）混合液により層間絶縁膜１０をエッチング
し、セルプレート電極８を露出させる。
（ＮＨ4Ｆ）混合液により層間絶縁膜１０をエッチング
し、セルプレート電極８を露出させる。
【００２１】図３は上記方法によってセルプレート電極
８を露出した状態でのＤＲＡＭの要部断面図である。
８を露出した状態でのＤＲＡＭの要部断面図である。
【００２２】次に、図４に示すように電解溶液２１、た
とえば溶媒にＮ−メチルアセトアミド、溶質に０.０４
規程のＫＮＯ3の溶液に、白金電極２２を負電極、ダイ
ナミックＲＡＭを正電極２３として定電圧定電流源２４
に接続し、多結晶シリコンからなるセルプレート電極８
を陽極酸化する。電流計２５、電圧計２６は陽極酸化過
程を監視するものである。
とえば溶媒にＮ−メチルアセトアミド、溶質に０.０４
規程のＫＮＯ3の溶液に、白金電極２２を負電極、ダイ
ナミックＲＡＭを正電極２３として定電圧定電流源２４
に接続し、多結晶シリコンからなるセルプレート電極８
を陽極酸化する。電流計２５、電圧計２６は陽極酸化過
程を監視するものである。
【００２３】このようにして、図５に示すようにセルプ
レート電極８と絶縁膜７、たとえば絶縁膜７が二酸化珪
素膜にピンホール１３が存在する場合、ピンホール１３
を通じてセルプレート電極８とシリコン基板１が短絡状
態になる。このためピンホールの存在する電荷蓄積電極
６が陽極酸化されて二酸化珪素膜に変化する。しかしこ
の状態では陽極酸化された部分１４の二酸化珪素膜の部
分とそうでない多結晶シリコン部分の差異がつきにく
い。このためこの後、フッ酸（ＨＦ）とフッ化アンモニ
ウム（ＮＨ4Ｆ）混合液にこのＤＲＡＭを浸漬する。こ
の溶液は多結晶シリコンをほとんどエッチングすること
なく二酸化珪素膜のみをエッチングする。従って、図６
に示すようにセルプレート電極８と陽極酸化された二酸
化珪素膜が除去され、絶縁膜の欠陥箇所を検出すること
ができる。
レート電極８と絶縁膜７、たとえば絶縁膜７が二酸化珪
素膜にピンホール１３が存在する場合、ピンホール１３
を通じてセルプレート電極８とシリコン基板１が短絡状
態になる。このためピンホールの存在する電荷蓄積電極
６が陽極酸化されて二酸化珪素膜に変化する。しかしこ
の状態では陽極酸化された部分１４の二酸化珪素膜の部
分とそうでない多結晶シリコン部分の差異がつきにく
い。このためこの後、フッ酸（ＨＦ）とフッ化アンモニ
ウム（ＮＨ4Ｆ）混合液にこのＤＲＡＭを浸漬する。こ
の溶液は多結晶シリコンをほとんどエッチングすること
なく二酸化珪素膜のみをエッチングする。従って、図６
に示すようにセルプレート電極８と陽極酸化された二酸
化珪素膜が除去され、絶縁膜の欠陥箇所を検出すること
ができる。
【００２４】
【発明の効果】以上のように本発明は、簡単に絶縁膜の
欠陥箇所が識別でき、欠陥箇所の詳細な観察を可能にす
る。不良原因を迅速に半導体装置製造工程あるいは半導
体装置開発工程へフィードバックでき、半導体装置の歩
留まり安定あるいは早期開発への効果が期待できる。
欠陥箇所が識別でき、欠陥箇所の詳細な観察を可能にす
る。不良原因を迅速に半導体装置製造工程あるいは半導
体装置開発工程へフィードバックでき、半導体装置の歩
留まり安定あるいは早期開発への効果が期待できる。
【図１】本発明のために用いたダイナミックＲＡＭの要
部断面図
部断面図
【図２】本発明のために用いたダイナミックＲＡＭの要
部断面図
部断面図
【図３】本発明の実施例の試料の陽極酸化方法を説明す
るための図
るための図
【図４】本発明の実施例を示すダイナミックＲＡＭの要
部断面図
部断面図
【図５】本発明の実施例を示すダイナミックＲＡＭの要
部断面図
部断面図
【図６】本発明の実施例を示すダイナミックＲＡＭの要
部断面図
部断面図
１ シリコン基板 ２ フィールド酸化膜 ３ ワード線 ４ 層間絶縁膜 ５ 接続孔 ６ 電荷蓄積電極 ７ 絶縁膜 ８ セルプレート電極 ９ ビット線 １０ 層間絶縁膜 １１ アルミニウム膜 １２ 保護膜 １３ ピンホール １４ 陽極酸化された部分
Claims (1)
- 【請求項１】シリコン基板上に導電性膜と絶縁膜が少な
くとも形成されており、前記絶縁膜上に導電性膜を形成
する工程と、前記シリコン基板を正電極として電解溶液
中に浸漬し、前記絶縁膜の所定位置の前記導電性膜を陽
極酸化する工程と、前記陽極酸化部のみを選択的に除去
する工程とを備えた絶縁膜欠陥検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13219292A JPH05326661A (ja) | 1992-05-25 | 1992-05-25 | 絶縁膜欠陥検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13219292A JPH05326661A (ja) | 1992-05-25 | 1992-05-25 | 絶縁膜欠陥検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326661A true JPH05326661A (ja) | 1993-12-10 |
Family
ID=15075551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13219292A Pending JPH05326661A (ja) | 1992-05-25 | 1992-05-25 | 絶縁膜欠陥検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103868780A (zh) * | 2014-04-04 | 2014-06-18 | 重庆大学 | Al-Mg系和Al-Mg-Si系铝合金的彩色金相试样的制备方法 |
| WO2015159367A1 (ja) * | 2014-04-15 | 2015-10-22 | 日立化成株式会社 | 透過性評価方法 |
-
1992
- 1992-05-25 JP JP13219292A patent/JPH05326661A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103868780A (zh) * | 2014-04-04 | 2014-06-18 | 重庆大学 | Al-Mg系和Al-Mg-Si系铝合金的彩色金相试样的制备方法 |
| WO2015159367A1 (ja) * | 2014-04-15 | 2015-10-22 | 日立化成株式会社 | 透過性評価方法 |
| JPWO2015159367A1 (ja) * | 2014-04-15 | 2017-04-13 | 日立化成株式会社 | 透過性評価方法 |
| US10598622B2 (en) | 2014-04-15 | 2020-03-24 | Hitachi Chemical Company, Ltd. | Permeability evaluation method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9806033B2 (en) | Noise shielding techniques for ultra low current measurements in biochemical applications | |
| JP2715289B2 (ja) | 半導体素子の３次元的な欠陥分析方法 | |
| JPH05326661A (ja) | 絶縁膜欠陥検出方法 | |
| GB2302987A (en) | Method for analyzing failure in semiconductor device | |
| JP3194375B2 (ja) | 特性評価用半導体装置および特性評価方法 | |
| Okuno et al. | Demonstration of fatigue and recovery phenomena in Hf 0.5 Zr 0.5 O 2-based 1T1C FeRAM memory arrays | |
| JP2715288B2 (ja) | 半導体素子の欠陥調査用試験片の製造方法 | |
| Bertagna et al. | Electrochemical impedance spectroscopy as a probe for wet chemical silicon oxide characterization | |
| US6225137B1 (en) | Semiconductor wafer evaluation method | |
| JP3196813B2 (ja) | 半導体メモリ | |
| US5825668A (en) | Monitoring method and apparatus of surface area of semiconductor wafer | |
| JPH0621181A (ja) | 絶縁膜欠陥検出方法 | |
| JPH0621184A (ja) | 半導体装置の故障解析方法 | |
| KR100611475B1 (ko) | 전해식각 방법을 이용한 주사전자현미경 관찰용 시료 처리 방법 및 분리 패턴의 불량 분석 방법 | |
| TWI815195B (zh) | 電化學檢測之起始時間判斷方法 | |
| US20090061540A1 (en) | Plasma process detecting sensor | |
| JP4387407B2 (ja) | 半導体記憶装置の検査方法 | |
| JPH0810195B2 (ja) | ピンホールの検査方法 | |
| JP2943399B2 (ja) | 半導体集積回路 | |
| CN113644053B (zh) | 一种导电薄膜连续性的测试结构及方法 | |
| JPH1131725A (ja) | シリコンウェーハの評価方法及びシリコンウェーハ | |
| Clark | Failure analysis of sub-micron VLSI memory devices: techniques and failure mechanisms | |
| KR20020094984A (ko) | 유전체 신뢰성 테스트방법 | |
| JPH10200071A (ja) | 半導体装置及び欠陥検出方法 | |
| KR100838639B1 (ko) | 반도체 기억장치의 검사 방법 |