JPH05315544A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧および接地電圧の外部入力端から離
れた領域に配置された回路の動作を安定させる。 【構成】 ある領域に配置された一般回路４の内部電源
電圧レベルＮＶＶＣＣ２および内部接地電圧レベルＮＶ
ＶＳＳ２を内部電圧検知回路１，２で検知し、内部電圧
検知回路１，２から出力される内部電源電圧検知信号Ｓ
ＩＶＣＣおよび内部接地電圧検知信号ＳＩＶＳＳによっ
て、一般回路４付近の内部電源電圧レベルＮＶＶＣＣ２
および内部接地電圧レベルＮＶＶＳＳ２の変化を補償す
るように一般回路４を制御する。 【効果】 電源電圧ＶＣＣおよび接地電圧ＶＳＳの外部
入力端から離れた領域に配置された一般回路４の動作を
安定させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関するものである。

【０００２】

【従来の技術】最近、半導体集積回路装置の利用が高ま
り、これらの半導体集積回路装置の動作に際し、内部電
源電圧の変動に対しても安定して動作するものが要求さ
れている。図４は従来の半導体集積回路装置のブロック
回路図である。図４において、３は電源電圧ＶＣＣおよ
び接地電圧ＶＳＳの外部入力端に近い領域に配置された
第１の一般回路、４は電源電圧ＶＣＣおよび接地電圧Ｖ
ＳＳの外部入力端から離れた領域に配置された第２の一
般回路である。ＶＣＣは電源電圧、ＶＳＳは接地電圧、
ＮＶＶＣＣ１，ＮＶＶＣＣ２は内部電源電圧、ＮＶＶＳ
Ｓ１，ＮＶＶＳＳ２は内部接地電圧、Ｒ５ないしＲ８は
電源および接地の配線抵抗である。

【０００３】この半導体集積回路装置では、第１の一般
回路３が動作して抵抗Ｒ５およびＲ６に大電流が流れる
と、内部電源電圧ＮＶＶＣＣ１は電源電圧ＶＣＣより低
い電圧レベルとなり、内部接地電圧ＮＶＶＳＳ１は接地
電圧ＶＳＳより高い電圧レベルとなる。そして、第２の
一般回路４の内部電源電圧ＮＶＶＣＣ２は、内部電源電
圧ＮＶＶＣＣ１以下の低い電圧レベルとなり、内部接地
電圧ＮＶＶＳＳ２は、内部接地電圧ＮＶＶＳＳ１以上の
高い電圧レベルとなる。

【０００４】図５（Ａ），（Ｂ）は、図４の第２の一般
回路４の具体例を示し、図５（Ａ）は入力バッファ回路
であり、図５（Ｂ）は信号遅延回路である。図５におい
て、ＮＶＶＣＣ２は第２の一般回路４付近の内部電源電
圧、ＮＶＶＳＳ２は第２の一般回路４付近の内部接地電
圧、Ｑｐ５１ないしＱｐ５２はＰチャンネル型ＭＯＳト
ランジスタ、Ｑｎ５１ないしＱｎ５２はＮチャンネル型
ＭＯＳトランジスタ、Ｂ１ないしＢ６は６段のインバー
タ、Ｉ３ないしＩ４は入力信号、Ｏ３ないしＯ４は出力
信号である。

【０００５】まず、図５（Ａ）の入力バッファ回路につ
いて説明する。この入力バッファ回路は、相補型ＭＯＳ
トランジスタで構成された否定回路を２段縦続接続した
もので、入力信号Ｉ３に対して同相の出力信号Ｏ３が出
力される。このときの入力信号Ｉ３の入力スイッチング
レベルは、Ｐチャンネル型ＭＯＳトランジスタＱｐ５１
とＮチャンネル型ＭＯＳトランジスタＱｎ５１のトラン
ジスタサイズによって決まる。また、この入力バッファ
回路は、内部電源電圧ＮＶＶＣＣ２が電源電圧ＶＣＣよ
り低い電圧レベルとなると、入力信号Ｉ３の入力スイッ
チングレベルは低くなる。また、内部接地電圧ＮＶＶＳ
Ｓ２が接地電圧ＶＳＳより高い電圧レベルとなると、入
力信号Ｉ３の入力スイッチングレベルは高くなり、入力
スイッチングレベルが内部電源電圧あるいは内部接地電
圧の影響を受ける。

【０００６】つぎに、図５（Ｂ）の信号遅延回路につい
て説明する。この信号遅延回路は、相補型ＭＯＳトラン
ジスタで構成された否定回路を６段縦続接続したもの
で、入力信号Ｉ４に対して同相の出力信号Ｏ４が出力さ
れる。このとき、入力信号Ｉ４から出力信号Ｏ４までの
遅延時間は、それぞれのトランジスタサイズによって決
まる。また、この信号遅延回路は、内部電源電圧ＮＶＶ
ＣＣ２が電源電圧ＶＣＣより低い電圧レベル、あるいは
内部接地電圧ＮＶＶＳＳ２が接地電圧ＶＳＳより高い電
圧レベルとなると、入力信号Ｉ４から出力信号Ｏ４まで
の遅延時間が長くなり、信号遅延が内部電源電圧あるい
は内部接地電圧の影響を受ける。

【０００７】

【発明が解決しようとする課題】このような従来の半導
体集積回路装置では、上記の第１の一般回路３のように
電源電圧ＶＣＣおよび接地電圧ＶＳＳの外部入力端に近
い領域に配置された回路の動作によって流れる大電流に
より、第２の一般回路４のように電源電圧ＶＣＣおよび
接地電圧ＶＳＳの外部入力端から離れた領域に配置され
た回路の内部電源電圧レベルが低くなったり、内部接地
電圧レベルが高くなったりする。このため、特にタイミ
ング精度を必要とする制御クロック発生回路や入力スイ
ッチングレベルを決める入力バッファ回路では誤動作を
起こしやすくなるという問題があった。

【０００８】この発明の目的は、電源電圧および接地電
圧の外部入力端から離れた領域に配置された回路の動作
を安定させることができる半導体集積回路装置を提供す
ることである。

【０００９】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、ある領域の一般回路付近の電源電圧レベ
ルおよび接地電圧レベルを検知し電源電圧レベルおよび
接地電圧レベルに応じた内部電源電圧検知信号および内
部接地電圧検知信号を出力する内部電圧検知回路を有
し、前記内部電圧検知回路から出力される内部電源電圧
検知信号および内部接地電圧検知信号によって、前記一
般回路付近の電圧レベルの変化を補償するように前記一
般回路を制御している。

【００１０】請求項２記載の半導体集積回路装置は、内
部電圧検知開始信号に応答して外部電源付近に配置され
た第１の遅延回路の遅延時間とある領域の一般回路付近
に配置された第２の遅延回路の遅延時間とを検知し両遅
延時間の大小に応じた内部電圧検知信号を出力する内部
電圧検知回路を有し、前記内部電圧検知回路から出力さ
れる内部電圧検知信号によって、前記一般回路付近の電
圧レベルの変化を補償するように前記一般回路を制御し
ている。

【００１１】

【作用】請求項１記載の構成によれば、ある領域に配置
された一般回路の内部電源電圧レベルおよび内部接地電
圧レベルを内部電圧検知回路で検知し、内部電圧検知回
路から出力される内部電源電圧検知信号および内部接地
電圧検知信号によって、一般回路付近の電圧レベルの変
化を補償するように一般回路を制御するので、電源電圧
および接地電圧の外部入力端から離れた領域に配置され
た回路の動作を安定させることができる。

【００１２】請求項２記載の構成によれば、内部電圧検
知開始信号に応答して外部電源付近に配置された第１の
遅延回路の遅延時間とある領域の一般回路付近に配置さ
れた第２の遅延回路の遅延時間とを内部電圧検知回路で
検知し、内部電圧検知回路から出力される内部電圧検知
信号によって、一般回路付近の電圧レベルの変化を補償
するように一般回路を制御するので、電源電圧および接
地電圧の外部入力端から離れた領域に配置された回路の
動作を安定させることができる。

【００１３】

【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。第１の実施例 図１（Ａ）はこの発明の第１の実施例の半導体集積回路
装置のブロック回路図を示し、図１（Ｂ）は図１（Ａ）
の第２の内部電圧検知回路の回路図を示し、図１（Ｃ）
は図１（Ａ）の第１の内部電圧検知回路の回路図を示し
ている。

【００１４】図１において、１は第１の内部電圧検知回
路、２は第２の内部電圧検知回路、３は電源電圧ＶＣＣ
および接地電圧ＶＳＳの外部入力端に近い領域に配置さ
れた第１の一般回路、４は電源電圧ＶＣＣおよび接地電
圧ＶＳＳの外部入力端から離れた領域に配置された第２
の一般回路である。ＶＣＣは電源電圧、ＶＳＳは接地電
圧、ＮＶＶＣＣ１，ＮＶＶＣＣ２は内部電源電圧、ＮＶ
ＶＳＳ１，ＮＶＶＳＳ２は内部接地電圧である。Ｒ１な
いしＲ４は電源および接地の配線抵抗、ＮＩＶＣＣは内
部電源電圧検知制御信号、ＮＩＶＳＳは内部接地電圧検
知制御信号、ＳＩＶＣＣは内部電源電圧検知信号、ＳＩ
ＶＳＳは内部接地電圧検知信号である。Ｑｐ１１ないし
Ｑｐ１４はＰチャンネル型ＭＯＳトランジスタ、Ｑｎ１
１ないしＱｎ１４はＮチャンネル型ＭＯＳトランジスタ
である。

【００１５】この第１の実施例は、電源電圧ＶＣＣおよ
び接地電圧ＶＳＳの外部入力端に近い領域に配置された
第１の一般回路３の動作によって流れる大電流により、
電源電圧ＶＣＣおよび接地電圧ＶＳＳの外部入力端から
離れた領域に配置された第２の一般回路４の内部電源電
圧レベルが低くなったり、内部接地電圧レベルが高くな
ったりし、この内部電源電圧レベルまたは内部接地電圧
レベルを第１および第２の内部電圧検知回路１，２で検
知し、この電圧レベルの検知信号により前記第２の一般
回路４を制御することによって安定動作を行わせるもの
である。

【００１６】ここで、第１の実施例における内部電圧検
知回路１，２について図面を参照しながら詳細に説明す
る。図１（Ｂ）の第２の内部電圧検知回路２の回路構成
は、相補型ＭＯＳトランジスタで構成され、ＮＶＶＣＣ
２およびＮＶＶＳＳ２はそれぞれ第２の一般回路４付近
の内部電源電圧および内部接地電圧である。ここで、Ｐ
チャンネル型ＭＯＳトランジスタＱｐ１１はオフ、Ｐチ
ャンネル型ＭＯＳトランジスタＱｐ１２はオン、Ｎチャ
ンネル型ＭＯＳトランジスタＱｎ１１はオン、Ｎチャン
ネル型ＭＯＳトランジスタＱｎ１２はオフで、内部電源
電圧検知制御信号ＮＩＶＣＣおよび内部接地電圧検知制
御信号ＮＩＶＳＳは、それぞれ内部電源電圧ＮＶＶＣＣ
２および内部接地電圧ＮＶＶＳＳ２にほぼ等しい電圧レ
ベルとなる。

【００１７】図１（Ｃ）の第１の内部電圧検知回路１の
回路構成も、相補型ＭＯＳトランジスタで構成され、Ｎ
チャンネル型ＭＯＳトランジスタＱｎ１３の動作能力は
Ｐチャンネル型ＭＯＳトランジスタＱｐ１３の動作能力
に比べ非常に小さく、Ｐチャンネル型ＭＯＳトランジス
タＱｐ１４の動作能力はＮチャンネル型ＭＯＳトランジ
スタＱｎ１４の動作能力に比べ非常に小さくしてある。

【００１８】まず、第１および第２の一般回路３，４に
ほとんど電流が流れないときには、抵抗Ｒ１ないしＲ４
による内部電源電圧ＮＶＶＣＣ１，ＮＶＶＣＣ２の降下
は小さく、内部接地電圧ＮＶＶＳＳ１，ＮＶＶＳＳ２の
上昇も小さく、それぞれほぼ電源電圧ＶＣＣ、接地電圧
ＶＳＳの電圧レベルとなっている。そのため、Ｐチャン
ネル型ＭＯＳトランジスタＱｐ１３は完全にオフ、Ｎチ
ャンネル型ＭＯＳトランジスタＱｎ１３はオン、Ｐチャ
ンネル型ＭＯＳトランジスタＱｐ１４はオン、Ｎチャン
ネル型ＭＯＳトランジスタＱｎ１４は完全にオフし、内
部電源電圧検知信号ＳＩＶＣＣは接地電圧ＶＳＳの電圧
レベルに、内部接地電圧検知信号ＳＩＶＳＳは電源電圧
ＶＣＣの電圧レベルとなる。

【００１９】つぎに、第１および第２の一般回路３，４
の動作によって大電流が流れるときには、抵抗Ｒ１ない
しＲ４による内部電源電圧ＮＶＶＣＣ１，ＮＶＶＣＣ２
の降下が大きく、内部接地電圧ＮＶＶＳＳ１，ＮＶＶＳ
Ｓ２の上昇も大きくなる。すなわち、内部電源電圧検知
制御信号ＮＩＶＣＣの電圧降下も大きく、内部接地電圧
検知制御信号ＮＩＶＳＳの電圧上昇も大きい。このた
め、Ｐチャンネル型ＭＯＳトランジスタＱｐ１３がオ
ン、Ｎチャンネル型ＭＯＳトランジスタＱｎ１４がオン
の状態となり、それぞれのトランジスタの動作能力が大
きいことにより、内部電源電圧検知信号ＳＩＶＣＣは電
源電圧ＶＣＣの電圧レベルに、内部接地電圧検知信号Ｓ
ＩＶＳＳは接地電圧ＶＳＳの電圧レベルとなる。

【００２０】以上のようにして内部電圧を検知し、内部
電源電圧検知信号ＳＩＶＣＣおよび内部接地電圧検知信
号ＳＩＶＳＳによって、電源電圧ＶＣＣおよび接地電圧
ＶＳＳの外部入力端から離れた領域に配置された第２の
一般回路４の付近の電圧レベルの変化を補償するように
第２の一般回路４の動作を制御することができる。この
結果、第２の一般回路の４の動作を安定させることが可
能となる。

【００２１】なお、この実施例では、内部電圧を常時検
知しているが、制御信号を用いることにより断続的に検
知することも可能である。図３（Ａ），（Ｂ）は図１に
おける第２の一般回路４の具体例を示し、図３（Ａ）は
入力バッファ回路であり、図３（Ｂ）は信号遅延回路で
ある。これらの図において、ＮＶＶＣＣ２は内部電源電
圧、ＮＶＶＳＳ２は内部接地電圧、ＳＩＶＣＣは内部電
源電圧検知信号、ＳＩＶＳＳは内部接地電圧検知信号で
ある。Ｎ２ないしＮ４はノード名、Ｑｐ３１ないしＱｐ
３５はＰチャンネル型ＭＯＳトランジスタ、Ｑｎ３１な
いしＱｎ３５はＮチャンネル型ＭＯＳトランジスタ、Ｂ
１１ないしＢ１８はインバータ、ＮＡ１は否定論理積回
路、ＮＯ１は否定論理和回路である。Ｉ１ないしＩ２は
入力信号、Ｏ１ないしＯ２は出力信号である。

【００２２】まず、図３（Ａ）の入力バッファ回路につ
いて説明する。この入力バッファ回路は、５対の相補型
ＭＯＳトランジスタで構成されている。そして、直列に
接続された２個のＰチャンネル型ＭＯＳトランジスタＱ
ｐ３１，Ｑｐ３２と直列に接続されたＮチャンネル型Ｍ
ＯＳトランジスタＱｎ３１，Ｑｎ３２のゲートにそれぞ
れ入力信号Ｉ１を入力している。また、Ｐチャンネル型
ＭＯＳトランジスタＱｐ３１に並列に接続された２個の
Ｐチャンネル型ＭＯＳトランジスタＱｐ３３，Ｑｐ３４
のゲートと、Ｎチャンネル型ＭＯＳトランジスタＱｎ３
１に並列に接続された２個のＮチャンネル型ＭＯＳトラ
ンジスタＱｎ３３，Ｑｎ３４のゲートとにそれぞれに内
部電源電圧検知信号ＳＩＶＣＣと内部接地電圧検知信号
ＳＩＶＳＳとをそれぞれ入力している。このことによ
り、入力スイッチングレベルを制御し、入力信号Ｉ１に
対して同相の出力信号Ｏ１を出力させるようにしてい
る。

【００２３】例えば、内部電源電圧ＮＶＶＣＣ２が電源
電圧ＶＣＣから低下していないときには、内部電源電圧
検知信号ＳＩＶＣＣは論理電圧“Ｌ”で、Ｐチャンネル
型ＭＯＳトランジスタＱｐ３３はオン、Ｎチャンネル型
ＭＯＳトランジスタＱｎ３３はオフであるが、内部電源
電圧ＮＶＶＣＣ２が電源電圧ＶＣＣから低下すると、内
部電源電圧検知信号ＳＩＶＣＣは論理電圧“Ｈ”とな
り、Ｐチャンネル型ＭＯＳトランジスタＱｐ３３はオ
フ、Ｎチャンネル型ＭＯＳトランジスタＱｎ３３はオン
となる。この結果、内部電源電圧ＮＶＶＣＣ２が低下す
るために低下する入力スイッチングレベルを引き上げる
ことができ、入力信号Ｉ３の入力スイッチングレベルの
低下はほとんどない。

【００２４】また逆に、内部接地電圧ＮＶＶＳＳ２が接
地電圧ＶＳＳから上昇していないときには、内部接地電
圧検知信号ＳＩＶＳＳは論理電圧“Ｈ”で、Ｐチャンネ
ル型ＭＯＳトランジスタＱｐ３４はオフ、Ｎチャンネル
型ＭＯＳトランジスタＱｎ３４はオンであるが、内部接
地電圧ＮＶＶＳＳ２が接地電圧ＶＳＳから上昇すると、
内部接地電圧検知信号ＳＩＶＳＳは論理電圧“Ｌ”とな
り、Ｐチャンネル型ＭＯＳトランジスタＱｐ３４はオ
ン、Ｎチャンネル型ＭＯＳトランジスタＱｎ３４はオフ
となる。この結果、内部接地電圧ＮＶＶＳＳ２が上昇す
るために上昇する入力スイッチングレベルを引き下げる
ことができ、入力信号Ｉ１の入力スイッチングレベルの
上昇はほとんどない。

【００２５】したがって、入力スイッチングレベルが内
部電源電圧あるいは内部接地電圧の影響を受けにくい回
路となる。つぎに、図３（Ｂ）の信号遅延回路について
説明する。この信号遅延回路は、相補型ＭＯＳトランジ
スタで構成された否定回路，否定論理和回路および否定
論理積回路を組み合わせたもので、入力信号Ｉ２に対し
て同相の出力信号Ｏ２が出力される。

【００２６】ここでは、入力信号Ｉ２が論理電圧“Ｌ”
から論理電圧“Ｈ”となる場合について説明する。ま
ず、内部電源電圧ＮＶＶＣＣ２が電源電圧ＶＣＣと同電
圧レベルであるときは、内部電源電圧検知信号ＳＩＶＣ
Ｃは論理電圧“Ｌ”で、ノードＮ３は論理電圧“Ｌ”と
なり、入力信号Ｉ２から出力信号Ｏ２までの遅延時間は
ノードＮ４の経路の否定回路８段分に相当する遅延時間
となる。

【００２７】つぎに、内部電源電圧ＮＶＶＣＣ２が電源
電圧ＶＣＣより低い電圧レベルであるときは、内部電源
電圧検知信号ＳＩＶＣＣは論理電圧“Ｈ”で、ノードＮ
３は論理電圧“Ｈ”となり、入力信号Ｉ２から出力信号
Ｏ２までの遅延時間はノードＮ３の経路の否定回路６段
分に相当する遅延時間となり、内部電源電圧ＮＶＶＣＣ
２の低下により長くなる遅延時間分を短くするように補
正する。

【００２８】したがって、信号遅延が内部電源電圧の影
響を受けにくい回路となる。第２の実施例 図２（Ａ）はこの発明の第２の半導体集積回路装置のブ
ロック回路図を示し、図２（Ｂ）は図２（Ａ）の第２の
内部電圧検知回路の回路図を示し、図２（Ｃ）は図２
（Ａ）の第１の内部電圧検知回路の回路図を示し、図２
（Ｄ）は図２（Ａ），（Ｂ），（Ｃ）の回路の各部の信
号波形図を示している。

【００２９】図２において、１は第１の内部電圧検知回
路、２は第２の内部電圧検知回路、３は電源電圧ＶＣＣ
および接地電圧ＶＳＳの外部入力端に近い領域に配置さ
れた第１の一般回路、４は電源電圧ＶＣＣおよび接地電
圧ＶＳＳの外部入力端から離れた領域に配置された第２
の一般回路である。ＶＣＣは電源電圧、ＶＳＳは接地電
圧、ＮＶＶＣＣ１，ＮＶＶＣＣ２は内部電源電圧、ＮＶ
ＶＳＳ１，ＮＶＶＳＳ２は内部接地電圧、Ｒ１ないしＲ
４は電源および接地の配線抵抗である。ＮＩＶは内部電
圧検知制御信号、ＳＩＶは内部電圧検知信号、ＳＤＳは
内部電圧検知開始信号である。Ｃ１ないしＣ４は容量、
Ｎ１はノード名である。Ｐ１，Ｐ２は期間、ｔ１，ｔ２
は時間、Ｑｐ１５ないしＱｐ２６はＰチャンネル型ＭＯ
Ｓトランジスタ、Ｑｎ１５ないしＱｎ２６はＮチャンネ
ル型ＭＯＳトランジスタである。

【００３０】この第２の実施例は、第１の実施例と同様
に、電源電圧ＶＣＣおよび接地電圧ＶＳＳの外部入力端
に近い領域に配置された第１の一般回路３の動作によっ
て流れる大電流により、電源電圧ＶＣＣおよび接地電圧
ＶＳＳの外部入力端から離れた領域に配置された第２の
一般回路４の内部電源電圧レベルが低くなったり、内部
接地電圧レベルが高くなったりし、この内部電源電圧レ
ベルまたは内部接地電圧レベルを第１および第２の内部
電圧検知回路１，２で検知し、この電圧レベルの検知信
号により前記第２の一般回路４を制御することによって
安定動作を行わせるものである。

【００３１】ここで、第２の実施例の内部電圧検知回路
１，２について図面を参照しながら詳細に説明する。図
２（Ｂ）の第２の内部電圧検知回路２の回路は、相補型
ＭＯＳトランジスタで構成された４段の否定回路と遅延
用容量Ｃ１およびＣ２を組み合わせた第２の遅延回路で
あり、内部電圧検知開始信号ＳＤＳの遅延信号を内部電
圧検知制御信号ＮＩＶとして出力するものである。ＮＶ
ＶＣＣ２およびＮＶＶＳＳ２はそれぞれ第２の一般回路
４付近の内部電源電圧および内部接地電圧である。

【００３２】図２（Ｃ）の第１の内部電圧検知回路１の
回路も、相補型ＭＯＳトランジスタで構成された６段の
否定回路と遅延用容量Ｃ３およびＣ４を組み合わせた第
１の遅延回路と論理和の否定回路とであり、内部電圧検
知開始信号ＳＤＳの遅延信号ノードＮ１と内部電圧検知
制御信号ＮＩＶとの論理和の否定を内部電圧検知信号Ｓ
ＩＶとして出力するものである。

【００３３】つぎに、これらの回路の動作時の信号波形
図である図２（Ｄ）について説明する。まず、期間Ｐ１
は、内部電源電圧ＮＶＶＣＣ２が電源電圧ＶＣＣとほぼ
同電圧レベルで、内部接地電圧ＮＶＶＳＳ２が接地電圧
ＶＳＳとほぼ同電圧レベルの期間である。この期間は、
第１の内部電圧検知回路１の６段の否定回路の遅延信号
ノードＮ１の遅延時間の方が、第２の内部電圧検知回路
２の４段の否定回路の内部電圧検知制御信号ＮＩＶの遅
延時間よりも遅いため、内部電圧検知信号ＳＩＶは遅延
信号ノードＮ１で律速する。このとき、遅延信号ノード
Ｎ１より少し遅延した時間ｔ１における内部電圧検知信
号ＳＩＶは、電源電圧ＶＣＣの電圧レベルである。

【００３４】また、期間Ｐ２は、内部電源電圧ＮＶＶＣ
Ｃ２が電源電圧ＶＣＣより低い電圧レベルで、内部接地
電圧ＮＶＶＳＳ２が接地電圧ＶＳＳより高い電圧レベル
の期間である。この期間は、第２の内部電圧検知回路２
の４段の否定回路の内部電圧検知制御信号ＮＩＶの遅延
時間の方が、第１の内部電圧検知回路１の６段の否定回
路の遅延信号ノードＮ１の遅延時間よりも遅いため、内
部電圧検知信号ＳＩＶは内部電圧検知制御信号ＮＩＶで
律速する。このとき、遅延信号ノードＮ１より少し遅延
した時間ｔ２における内部電圧検知信号ＳＩＶは接地電
圧ＶＳＳの電圧レベルである。

【００３５】以上のようにして、内部電圧検知開始信号
ＳＤＳにより断続的に内部電圧を検知し、内部電圧検知
制御信号ＮＩＶによって第２の一般回路４の動作を制御
することができる。なお、図２の第２の一般回路４の具
体例としては、前記した図３（Ｂ）の回路を一例として
挙げることができる。

【００３６】

【発明の効果】請求項１記載の半導体集積回路装置によ
れば、ある領域に配置された一般回路の内部電源電圧レ
ベルおよび内部接地電圧レベルを検知し、得られた内部
電源電圧検知信号および内部接地電圧検知信号によっ
て、一般回路付近の電圧レベルの変化を補償するように
一般回路を制御するので、電源電圧および接地電圧の外
部入力端から離れた領域に配置された回路の動作を安定
させることができる。

【００３７】請求項２記載の半導体集積回路装置によれ
ば、内部電圧検知開始信号に応答して外部電源付近に配
置された第１の遅延回路の遅延時間とある領域の一般回
路付近に配置された第２の遅延回路の遅延時間とを検知
し、得られた内部電圧検知信号によって、一般回路付近
の電圧レベルの変化を補償するように一般回路を制御す
るので、電源電圧および接地電圧の外部入力端から離れ
た領域に配置された回路の動作を安定させることができ
る。

【図面の簡単な説明】

【図１】図１（Ａ）はこの発明の第１の実施例の半導体
集積回路装置のブロック回路図、図１（Ｂ）は同図
（Ａ）の第２の内部電圧検知回路の回路図、図１（Ｃ）
は同図（Ａ）の第１の内部電圧検知回路の回路図であ
る。

【図２】図２（Ａ）はこの発明の第２の実施例の半導体
集積回路装置のブロック回路図、図２（Ｂ）は同図
（Ａ）の第２の内部電圧検知回路の回路図、図２（Ｃ）
は同図（Ａ）の第１の内部電圧検知回路の回路図、図２
（Ｄ）は同図（Ａ），（Ｂ），（Ｃ）の回路の信号波形
図である。

【図３】図３は図１の第２の一般回路の具体例であり、
図３（Ａ）は入力バッファ回路、図３（Ｂ）は信号遅延
回路である。

【図４】図４は従来の半導体集積回路装置のブロック回
路図である。

【図５】図５は図４の第２の一般回路の具体例であり、
図５（Ａ）は入力バッファ回路、図５（Ｂ）は信号遅延
回路である。

【符号の説明】

１ 第１の内部電圧検知回路 ２ 第２の内部電圧検知回路 ３ 第１の一般回路 ４ 第２の一般回路 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧 ＮＶＶＣＣ１，ＮＶＶＣＣ２ 内部電源電圧 ＮＶＶＳＳ１，ＭＶＶＳＳ２ 内部接地電圧 Ｒ１ないしＲ８ 抵抗 ＮＩＶＣＣ 内部電源電圧検知制御信号 ＮＩＶＳＳ 内部接地電圧検知制御信号 ＮＩＶ 内部電圧検知制御信号 ＳＩＶＣＣ 内部電源電圧検知信号 ＳＩＶＳＳ 内部接地電圧検知信号 ＳＩＶ 内部電圧検知信号 ＳＤＳ 内部電圧検知開始信号 Ｃ１ないしＣ４ 容量 Ｎ１ないしＮ４ ノード名 Ｐ１，Ｐ２ 期間 ｔ１，ｔ２ 時間 Ｑｐ１１ないしＱｐ５２ Ｐチャンネル型ＭＯＳトラン
ジスタ Ｑｎ１１ないしＱｎ５２ Ｎチャンネル型ＭＯＳトラン
ジスタ Ｉ１ないしＩ４ 入力信号 Ｏ１ないしＯ４ 出力信号

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年８月１９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例の半導体集積回
路装置のブロック回路図である。

【図２】図２（Ａ）は図１の第２の内部電圧検知回路の
回路図、図２（Ｂ）は図１の第１の内部電圧検知回路の
回路図である。

【図３】図３はこの発明の第２の実施例の半導体集積回
路装置のブロック回路図である。

【図４】図４（Ａ）は図３の第２の内部電圧検知回路の
回路図、図４（Ｂ）は図３の第１の内部電圧検知回路の
回路図である。

【図５】図５は図３および図４（Ａ），（Ｂ）の回路の
信号波形図である。

【図６】図６は図１の第２の一般回路の具体例であり、
図６（Ａ）は入力バッファ回路、図６（Ｂ）は信号遅延
回路である。

【図７】図７は従来の半導体集積回路装置のブロック回
路図である。

【図８】図８は図７の第２の一般回路の具体例であり、
図８（Ａ）は入力バッファ回路、図８（Ｂ）は信号遅延
回路である。

【符号の説明】 １ 第１の内部電圧検知回路 ２ 第２の内部電圧検知回路 ３ 第１の一般回路 ４ 第２の一般回路 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧 ＮＶＶＣＣ１，ＮＶＶＣＣ２ 内部電源電圧 ＮＶＶＳＳ１，ＮＶＶＳＳ２ 内部接地電圧 Ｒ１ないしＲ８ 抵抗 ＮＩＶＣＣ 内部電源電圧検知制御信号 ＮＩＶＳＳ 内部接地電圧検知制御信号 ＮＩＶ 内部電圧検知制御信号 ＳＩＶＣＣ 内部電源電圧検知信号 ＳＩＶＳＳ 内部接地電圧検知信号 ＳＩＶ 内部電圧検知信号 ＳＤＳ 内部電圧検知開始信号 Ｃ１ないしＣ４ 容量 Ｎ１ないしＮ４ ノード名 Ｐ１，Ｐ２ 期間 ｔ１，ｔ２ 期間 Ｑｐ１１ないしＱｐ５２ Ｐチャンネル型ＭＯＳトラン
ジスタ Ｑｎ１１ないしＱｎ５２ Ｎチャンネル型ＭＯＳトラン
ジスタ Ｉ１ないしＩ４ 入力信号 Ｏ１ないしＯ４ 出力信号

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】全図

【補正方法】変更

【補正内容】

【図１】

【図２】

【図４】

【図５】

【図３】

【図６】

【図７】

【図８】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ある領域の一般回路付近の電源電圧レベ
   ルおよび接地電圧レベルを検知し電源電圧レベルおよび
   接地電圧レベルに応じた内部電源電圧検知信号および内
   部接地電圧検知信号を出力する内部電圧検知回路を有
   し、前記内部電圧検知回路から出力される内部電源電圧
   検知信号および内部接地電圧検知信号によって、前記一
   般回路付近の電圧レベルの変化を補償するように前記一
   般回路を制御したことを特徴とする半導体集積回路装
   置。
2. 【請求項２】 内部電圧検知開始信号に応答して外部電
   源付近に配置された第１の遅延回路の遅延時間とある領
   域の一般回路付近に配置された第２の遅延回路の遅延時
   間とを検知し両遅延時間の大小に応じた内部電圧検知信
   号を出力する内部電圧検知回路を有し、前記内部電圧検
   知回路から出力される内部電圧検知信号によって、前記
   一般回路付近の電圧レベルの変化を補償するように前記
   一般回路を制御したことを特徴とする半導体集積回路装
   置。