JPH05314015A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH05314015A JPH05314015A JP4086782A JP8678292A JPH05314015A JP H05314015 A JPH05314015 A JP H05314015A JP 4086782 A JP4086782 A JP 4086782A JP 8678292 A JP8678292 A JP 8678292A JP H05314015 A JPH05314015 A JP H05314015A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- prom
- microcomputer
- bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】 ＰＲＯＭ内蔵のマイクロコンピュータにおい
て、当該ＰＲＯＭの他者による読出しを防止する。 【構成】 本発明のマイクロコンピュータのＰＲＯＭま
わりの主要構成を示す部分ブロック図であり、ＰＲＯＭ
１１と、アドレスデコーダ１２と、ＰＲＯＭ１１より読
出された８ビットのデータを格納するデータ格納回路１
３と、ＮＡＮＤ回路１５、４個のＯＲ回路１６を含むプ
ロテクト回路１４とを備えて構成される。また、本来の
データ長は４ビットとし、これに４ビットの付加ビット
が設けられている。本来のデータと付加ビットとは交互
に配置され、計８ビットが一つのアドレスに対応して読
出される。プロテクト回路１４は、４ビットの付加ビッ
トの何れかのビットが論理“０”の場合には、そのアド
レスのデータは全て論理“１”が出力される。正規ビッ
トと付加ビットは互違いになっているので、付加ビッド
だけを紫外線照射などにより消去することが極めて困難
となる。従って、プログラムを読出すことは不可能とな
る。
て、当該ＰＲＯＭの他者による読出しを防止する。 【構成】 本発明のマイクロコンピュータのＰＲＯＭま
わりの主要構成を示す部分ブロック図であり、ＰＲＯＭ
１１と、アドレスデコーダ１２と、ＰＲＯＭ１１より読
出された８ビットのデータを格納するデータ格納回路１
３と、ＮＡＮＤ回路１５、４個のＯＲ回路１６を含むプ
ロテクト回路１４とを備えて構成される。また、本来の
データ長は４ビットとし、これに４ビットの付加ビット
が設けられている。本来のデータと付加ビットとは交互
に配置され、計８ビットが一つのアドレスに対応して読
出される。プロテクト回路１４は、４ビットの付加ビッ
トの何れかのビットが論理“０”の場合には、そのアド
レスのデータは全て論理“１”が出力される。正規ビッ
トと付加ビットは互違いになっているので、付加ビッド
だけを紫外線照射などにより消去することが極めて困難
となる。従って、プログラムを読出すことは不可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に製造後において書込み可能なメモリを内蔵す
るマイクロコンピュータに関する。
関し、特に製造後において書込み可能なメモリを内蔵す
るマイクロコンピュータに関する。
【０００２】
【従来の技術】一般に、マイクロコンピュータにおいて
は、プログラムにより期待された動作が行われる。この
プログラムは、当該マイクロコンピュータ内のメモリに
格納されており、随時読出されて解釈されるプログラム
に従ってマイクロコンピュータの処理動作が行われる。
上記のメモリには、製造時に固定されたものを組込むマ
スクＲＯＭタイプと、製造後において書込み可能なＰＲ
ＯＭタイプの二つのタイプがある。マスクＲＯＭタイプ
の場合には、プログラムが確定してからデバイスができ
るまでの期間が長いことと、またプログラムに不具合が
無いことを確認するためには、実際に装置を作ってから
でないと分からないことが多いために、通常は、ＰＲＯ
Ｍタイプの方がよく用いられている。
は、プログラムにより期待された動作が行われる。この
プログラムは、当該マイクロコンピュータ内のメモリに
格納されており、随時読出されて解釈されるプログラム
に従ってマイクロコンピュータの処理動作が行われる。
上記のメモリには、製造時に固定されたものを組込むマ
スクＲＯＭタイプと、製造後において書込み可能なＰＲ
ＯＭタイプの二つのタイプがある。マスクＲＯＭタイプ
の場合には、プログラムが確定してからデバイスができ
るまでの期間が長いことと、またプログラムに不具合が
無いことを確認するためには、実際に装置を作ってから
でないと分からないことが多いために、通常は、ＰＲＯ
Ｍタイプの方がよく用いられている。
【０００３】ＰＲＯＭタイプのメモリを内蔵するマイク
ロコンピュータにおいては、一般にＰＲＯＭメモリ製品
の書込機および専用の書込機等により書込みが行われる
ように構成されているが、また同時に読出しもできるよ
うになっている。これは、書込みが行われた後に、正し
く書込みが行われたか否かをチェックする必要があるた
めである。しかし、この場合に、ＰＲＯＭの内容を他者
に読まれたくない場合においても、書込機を使用すれ
ば、誰にでも当該ＰＲＯＭの内容を読出すことが可能で
あり、問題となる。これを防止するために、ＰＲＯＭを
用いたマイクロコンピュータにおいては、プロテクト機
能を付与されているものもある。
ロコンピュータにおいては、一般にＰＲＯＭメモリ製品
の書込機および専用の書込機等により書込みが行われる
ように構成されているが、また同時に読出しもできるよ
うになっている。これは、書込みが行われた後に、正し
く書込みが行われたか否かをチェックする必要があるた
めである。しかし、この場合に、ＰＲＯＭの内容を他者
に読まれたくない場合においても、書込機を使用すれ
ば、誰にでも当該ＰＲＯＭの内容を読出すことが可能で
あり、問題となる。これを防止するために、ＰＲＯＭを
用いたマイクロコンピュータにおいては、プロテクト機
能を付与されているものもある。
【０００４】図３に示されるのは、従来のプロテクト機
能を付与されたマイクロコンピュータのＰＲＯＭまわり
の構成を示す部分ブロック図であり、ＰＲＯＭ３１と、
一例として８ビットのアドレスデータに対応するアドレ
スデコーダ３２と、ＰＲＯＭ３１より読出された８ビッ
トのデータを格納するデータ格納回路３３と、プロテク
ト・ビット３４と、インバータ３６および８個のＯＲ回
路３７を含むプロテクト回路３５とを備えて構成され
る。なお、図３においては、ＰＲＯＭ３１に対するデー
タ書込み手段は省略されている。プロテクト回路３５に
おいては、プロテクト・ビット３４が論理“１”の時に
は、ＰＲＯＭ３１のデータ内容がそのまま出力され、ま
た論理“０”の時にはＰＲＯＭ３１のデータ内容とは無
関係に、論理“１”が出力される。即ち、図３の構成に
おいては、プロテクト・ビット３４に論理“０”を書込
むことにより、ＰＲＯＭ３１の内容は正しく出力される
ことがなく、単に論理“１”のみが出力されて、所定の
プロテクト機能が実現されている。
能を付与されたマイクロコンピュータのＰＲＯＭまわり
の構成を示す部分ブロック図であり、ＰＲＯＭ３１と、
一例として８ビットのアドレスデータに対応するアドレ
スデコーダ３２と、ＰＲＯＭ３１より読出された８ビッ
トのデータを格納するデータ格納回路３３と、プロテク
ト・ビット３４と、インバータ３６および８個のＯＲ回
路３７を含むプロテクト回路３５とを備えて構成され
る。なお、図３においては、ＰＲＯＭ３１に対するデー
タ書込み手段は省略されている。プロテクト回路３５に
おいては、プロテクト・ビット３４が論理“１”の時に
は、ＰＲＯＭ３１のデータ内容がそのまま出力され、ま
た論理“０”の時にはＰＲＯＭ３１のデータ内容とは無
関係に、論理“１”が出力される。即ち、図３の構成に
おいては、プロテクト・ビット３４に論理“０”を書込
むことにより、ＰＲＯＭ３１の内容は正しく出力される
ことがなく、単に論理“１”のみが出力されて、所定の
プロテクト機能が実現されている。
【０００５】しかし、他方において、ＰＲＯＭは一般に
は消去が可能となるように設計されている。これは、プ
ログラムの最終確認を行う際に、プログラム作成の過程
において、書込みと消去とを繰返して行うための要求に
対応するためである。この場合の消去方法としては、例
えば、紫外線を照射する方法が多く用いられている（Ｕ
ＶＥＰＲＯＭ：紫外線消去可能ＰＲＯＭ）。従って、上
述の場合には、プロテクト・ビット３４にだけ紫外線を
照射するように工夫してやれば、メモリを内容を読出す
ることが可能となり、プロテクト機能は阻害される。
は消去が可能となるように設計されている。これは、プ
ログラムの最終確認を行う際に、プログラム作成の過程
において、書込みと消去とを繰返して行うための要求に
対応するためである。この場合の消去方法としては、例
えば、紫外線を照射する方法が多く用いられている（Ｕ
ＶＥＰＲＯＭ：紫外線消去可能ＰＲＯＭ）。従って、上
述の場合には、プロテクト・ビット３４にだけ紫外線を
照射するように工夫してやれば、メモリを内容を読出す
ることが可能となり、プロテクト機能は阻害される。
【０００６】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおいては、消去方法として用いられる
紫外線の照射方法を工夫することにより、たとえプロテ
クト機能が付与されていても、ＰＲＯＭのメモリ内容が
容易に読出されてしまうという欠点がある。
ロコンピュータにおいては、消去方法として用いられる
紫外線の照射方法を工夫することにより、たとえプロテ
クト機能が付与されていても、ＰＲＯＭのメモリ内容が
容易に読出されてしまうという欠点がある。
【０００７】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、製造後においてプログラム可能なＰＲＯＭを
内蔵するマイクロコンピュータにおいて、前記ＰＲＯＭ
の全空間に対して、各ワードごとに２ビット以上の付加
ビットを正規ビットと物理的に隣接する位置に配置し、
前記付加ビットの値に従って、対応するワードが正しく
出力されるか否かを制御する制御回路を、少なくとも備
えて構成される。
ュータは、製造後においてプログラム可能なＰＲＯＭを
内蔵するマイクロコンピュータにおいて、前記ＰＲＯＭ
の全空間に対して、各ワードごとに２ビット以上の付加
ビットを正規ビットと物理的に隣接する位置に配置し、
前記付加ビットの値に従って、対応するワードが正しく
出力されるか否かを制御する制御回路を、少なくとも備
えて構成される。
【０００８】なお、前記制御回路は、前記ＰＲＯＭより
読出される付加ビットの論理積をとり、且つ反転して出
力するＮＡＮＤ回路と、前記ＰＲＯＭより読出される各
正規ビットのそれぞれと前記ＮＡＮＤ回路の出力との論
理和をとって出力するＯＲ回路群と、を備えて構成して
もよい。
読出される付加ビットの論理積をとり、且つ反転して出
力するＮＡＮＤ回路と、前記ＰＲＯＭより読出される各
正規ビットのそれぞれと前記ＮＡＮＤ回路の出力との論
理和をとって出力するＯＲ回路群と、を備えて構成して
もよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は、プロテクト機能を付与された本発
明の第１の実施例のＰＲＯＭまわりの主要構成を示す部
分ブロック図であり、ＰＲＯＭ１１と、一例として８ビ
ットのアドレスデータに対応するアドレスデコーダ１２
と、ＰＲＯＭ１１より読出された８ビットのデータを格
納するデータ格納回路１３と、ＮＡＮＤ回路１５、４個
のＯＲ回路１６を含むプロテクト回路１４とを備えて構
成される。なお、図３においては、前述の従来例の場合
と同様に、ＰＲＯＭ１１に対するデータ書込み手段は省
略されている。また、簡単のために、本実施例において
は、本来のデータ長は４ビットとし、これに４ビットの
付加ビットが設けられているものとする。本来のデータ
と付加ビットとを交互に物理的に配置し、計８ビットが
一つのアドレスに対応して読出される。
明の第１の実施例のＰＲＯＭまわりの主要構成を示す部
分ブロック図であり、ＰＲＯＭ１１と、一例として８ビ
ットのアドレスデータに対応するアドレスデコーダ１２
と、ＰＲＯＭ１１より読出された８ビットのデータを格
納するデータ格納回路１３と、ＮＡＮＤ回路１５、４個
のＯＲ回路１６を含むプロテクト回路１４とを備えて構
成される。なお、図３においては、前述の従来例の場合
と同様に、ＰＲＯＭ１１に対するデータ書込み手段は省
略されている。また、簡単のために、本実施例において
は、本来のデータ長は４ビットとし、これに４ビットの
付加ビットが設けられているものとする。本来のデータ
と付加ビットとを交互に物理的に配置し、計８ビットが
一つのアドレスに対応して読出される。
【００１１】プロテクト回路１４は、上記の４ビットの
付加ビットの何れかのビットが論理“０”になっている
状態においては、そのアドレスのデータは全て論理
“１”が出力されるように構成されている。また、本実
施例においては、正規ビットと付加ビットが互違いにな
っているので、付加ビットだけを紫外線照射などにより
消去することが極めて困難となる。従って、プログラム
を読出すことは不可能となる。
付加ビットの何れかのビットが論理“０”になっている
状態においては、そのアドレスのデータは全て論理
“１”が出力されるように構成されている。また、本実
施例においては、正規ビットと付加ビットが互違いにな
っているので、付加ビットだけを紫外線照射などにより
消去することが極めて困難となる。従って、プログラム
を読出すことは不可能となる。
【００１２】次に、本発明の第２の実施例について説明
する。図２は、プロテクト機能を付与された第２の実施
例のＰＲＯＭまわりの主要構成を示す部分ブロック図で
あり、ＰＲＯＭ２１と、一例として８ビットのアドレス
データに対応するアドレスデコーダ２２と、ＰＲＯＭ２
１より読出された８ビットのデータを格納するデータ格
納回路２３と、ＮＡＮＤ回路２５、８個のＯＲ回路２６
を含むプロテクト回路２４とを備えて構成される。な
お、図２においては、前述の従来例および第１の実施例
の場合と同様に、ＰＲＯＭ２１に対するデータ書込み手
段は省略されている。また、簡単のために、本実施例に
おいては、第１の実施例の場合と同様に、本来のデータ
長は４ビットとし、これに４ビットの付加ビットが設け
られているものとする。図２においては、当該付加ビッ
トは本来のデータの第２ビットと第３ビットの間と、第
６ビットと第７ビットの間に配置されている。また、本
実施例においては、正規ビットと付加ビットが互違いま
ではなっいないので、プロテクトのためのハードウェア
量は、第１の実施例よりも少ない。しかし、本実施例に
おいても、プロテクトビットが正規ビットに隣接してい
るので、付加ビットだけを紫外線照射などにより消去す
ることは困難となり、プログラムを読出すことは困難と
なる。
する。図２は、プロテクト機能を付与された第２の実施
例のＰＲＯＭまわりの主要構成を示す部分ブロック図で
あり、ＰＲＯＭ２１と、一例として８ビットのアドレス
データに対応するアドレスデコーダ２２と、ＰＲＯＭ２
１より読出された８ビットのデータを格納するデータ格
納回路２３と、ＮＡＮＤ回路２５、８個のＯＲ回路２６
を含むプロテクト回路２４とを備えて構成される。な
お、図２においては、前述の従来例および第１の実施例
の場合と同様に、ＰＲＯＭ２１に対するデータ書込み手
段は省略されている。また、簡単のために、本実施例に
おいては、第１の実施例の場合と同様に、本来のデータ
長は４ビットとし、これに４ビットの付加ビットが設け
られているものとする。図２においては、当該付加ビッ
トは本来のデータの第２ビットと第３ビットの間と、第
６ビットと第７ビットの間に配置されている。また、本
実施例においては、正規ビットと付加ビットが互違いま
ではなっいないので、プロテクトのためのハードウェア
量は、第１の実施例よりも少ない。しかし、本実施例に
おいても、プロテクトビットが正規ビットに隣接してい
るので、付加ビットだけを紫外線照射などにより消去す
ることは困難となり、プログラムを読出すことは困難と
なる。
【００１３】
【発明の効果】以上説明したように、本発明は、ＰＲＯ
Ｍの全空間に対して、各ワードごとに２ビット以上の付
加ビットを正規ビットと隣接ずる位置に配置し、当該付
加ビットの値により対応するワードが正しく出力される
か否かを制御することにより、ＰＲＯＭのメモリ内容を
読出すことが極めて困難となり、他者によるプログラム
読出しが極めて困難になるという効果がある。
Ｍの全空間に対して、各ワードごとに２ビット以上の付
加ビットを正規ビットと隣接ずる位置に配置し、当該付
加ビットの値により対応するワードが正しく出力される
か否かを制御することにより、ＰＲＯＭのメモリ内容を
読出すことが極めて困難となり、他者によるプログラム
読出しが極めて困難になるという効果がある。
【図１】本発明の第１の実施例のＰＲＯＭまわりの主要
構成を示す部分ブロック図である。
構成を示す部分ブロック図である。
【図２】本発明の第２の実施例のＰＲＯＭまわりの主要
構成を示す部分ブロック図である。
構成を示す部分ブロック図である。
【図３】従来例例を示すブロック図である。
１１、２０、３１ ＰＲＯＭ １２、２２、３１ アドレスデコーダ １３、２３、３３ データ格納回路 １４、２４、３５ プロテクト回路 １５、２５ ＮＡＮＤ回路 １６、２６、３７ ＮＯＲ回路 ３４ プロテクト・ビット ３６ インバータ
Claims (2)
- 【請求項１】 製造後においてプログラム可能なＰＲＯ
Ｍを内蔵するマイクロコンピュータにおいて、 前記ＰＲＯＭの全空間に対して、各ワードごとに２ビッ
ト以上の付加ビットを正規ビットと物理的に隣接する位
置に配置し、前記付加ビットの値に従って、対応するワ
ードが正しく出力されるか否かを制御する制御回路を、
少なくとも備えることを特徴とするマイクロコンピュー
タ。 - 【請求項２】 前記制御回路が、前記ＰＲＯＭより読出
される付加ビットの論理積をとり、且つ反転して出力す
るＮＡＮＤ回路と、前記ＰＲＯＭより読出される各正規
ビットのそれぞれと前記ＮＡＮＤ回路の出力との論理和
をとって出力するＯＲ回路群と、を備えて構成される請
求項１記載のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086782A JPH05314015A (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4086782A JPH05314015A (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314015A true JPH05314015A (ja) | 1993-11-26 |
Family
ID=13896330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4086782A Withdrawn JPH05314015A (ja) | 1992-04-08 | 1992-04-08 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314015A (ja) |
-
1992
- 1992-04-08 JP JP4086782A patent/JPH05314015A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |