JPH05308274A - Cmos level shift circuit - Google Patents
Cmos level shift circuitInfo
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- JPH05308274A JPH05308274A JP4111712A JP11171292A JPH05308274A JP H05308274 A JPH05308274 A JP H05308274A JP 4111712 A JP4111712 A JP 4111712A JP 11171292 A JP11171292 A JP 11171292A JP H05308274 A JPH05308274 A JP H05308274A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、基準電圧レベルに対
する電圧レベル差の小さな信号（以下「低電圧レベルの
信号」という。）から基準電圧レベルに対する電圧レベ
ル差の大きな信号（以下「高電圧レベルの信号」とい
う。）を得るためのＣＭＯＳレベルシフト回路に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal having a small voltage level difference with respect to a reference voltage level (hereinafter referred to as a "low voltage level signal") to a signal having a large voltage level difference with respect to a reference voltage level (hereinafter referred to as "high voltage level"). Of the CMOS level shift circuit for obtaining the signal ".
【０００２】[0002]
【従来の技術】近年、大電流出力のドライバーとしてＣ
ＭＯＳが多用されるようになり、ＣＭＯＳの高耐圧化お
よび高電圧出力が必要不可欠になりつつある。以下、従
来のＣＭＯＳレベルシフト回路について説明する。図２
は従来のＣＭＯＳレベルシフト回路の構成を示す回路図
である。2. Description of the Related Art In recent years, C has been used as a driver for large current output.
With the increasing use of MOS, higher breakdown voltage and higher voltage output of CMOS are becoming indispensable. The conventional CMOS level shift circuit will be described below. Figure 2
FIG. 6 is a circuit diagram showing a configuration of a conventional CMOS level shift circuit.
【０００３】図２に示すように、従来のＣＭＯＳレベル
シフト回路は、ｐ型ＭＯＳトランジスタ２２，２５をド
ライバーとして使用し、直列接続されたｐ型ＭＯＳトラ
ンジスタ２２，２５およびｎ型ＭＯＳトランジスタ２
４，２７間に、ｎ型ＭＯＳトランジスタ２３，２６をそ
れぞれ介挿し、このｎ型ＭＯＳトランジスタ２３，２６
の各ゲートを共通としてバイアス端子ＢＩＡＳに接続
し、ｐ型ＭＯＳトランジスタ２２，２５のドレインおよ
びｎ型ＭＯＳトランジスタ２３，２６のドレインの接続
点である出力端子ＯＵＴから出力を得ている。As shown in FIG. 2, a conventional CMOS level shift circuit uses p-type MOS transistors 22 and 25 as drivers, and p-type MOS transistors 22 and 25 and n-type MOS transistor 2 connected in series.
The n-type MOS transistors 23 and 26 are respectively inserted between the 4 and 27, and the n-type MOS transistors 23 and 26 are inserted.
The respective gates are commonly connected to the bias terminal BIAS, and an output is obtained from the output terminal OUT which is a connection point of the drains of the p-type MOS transistors 22 and 25 and the drains of the n-type MOS transistors 23 and 26.
【０００４】バイアス端子ＢＩＡＳに〔数１〕に示すバ
イアス電圧ＶB を与えることにより、ｎ型ＭＯＳトラン
ジスタ２３，２６のソース電位ＶS は〔数２〕に示した
ものとなる。By applying the bias voltage V B shown in [Equation 1] to the bias terminal BIAS, the source potential V S of the n-type MOS transistors 23 and 26 becomes as shown in [Equation 2].
【０００５】[0005]
【数１】ＶB ＝（ＶDD＋ＶEE）／２[Formula 1] V B = (V DD + V EE ) / 2
【０００６】[0006]
【数２】ＶS ＝（ＶDD＋ＶEE）／２−Ｖth ｎ型ＭＯＳトランジスタ２４，２７のゲートをｎ型ＭＯ
Ｓトランジスタ２５，２２のドレインに接続すること
で、貫通電流を低減している。このようなＣＭＯＳレベ
ルシフト回路では、インバータ２１の入力端ＩＮに低電
圧レベルの信号を入力することで、出力端子ＯＵＴから
高電圧レベルの信号を得ることができる。## EQU2 ## V S = (V DD + V EE ) / 2-V th n-type MOS transistors 24 and 27 have n-type MO gates.
The through current is reduced by connecting to the drains of the S transistors 25 and 22. In such a CMOS level shift circuit, by inputting a low voltage level signal to the input terminal IN of the inverter 21, a high voltage level signal can be obtained from the output terminal OUT.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のＣＭＯＳレベルシフト回路では、
ｐ型およびｎ型ＭＯＳトランジスタ２２〜２７のゲート
・ソース間に高電圧が印加される回路構成になっている
ため、各ＭＯＳトランジスタ２２〜２７としてゲート・
ソース間耐圧ＢＶGSの大きいものを用いなければならな
い。However, in the conventional CMOS level shift circuit configured as described above,
Since the p-type and n-type MOS transistors 22 to 27 have a circuit configuration in which a high voltage is applied between the gate and the source, each of the MOS transistors 22 to 27 has a gate.
It is necessary to use one with a large source breakdown voltage BV GS .
【０００８】通常、ＭＯＳトランジスタは構造上、ソー
ス・ドレイン間耐圧ＢＶSDは容易に確保できるが、ゲー
ト・ソース間耐圧ＢＶGSを確保することは困難であると
いう問題があった。この発明の目的は、上記従来の問題
点を解決するもので、ゲート・ソース間耐圧の小さなＭ
ＯＳトランジスタによる回路構成で、定電流で高電圧レ
ベルの信号出力を得ることのできるＣＭＯＳレベルシフ
ト回路を提供することである。Normally, the MOS transistor has a structure that the source-drain breakdown voltage BV SD can be easily secured, but it is difficult to secure the gate-source breakdown voltage BV GS . An object of the present invention is to solve the above-mentioned problems of the related art and to achieve a small gate-source breakdown voltage M.
It is an object of the present invention to provide a CMOS level shift circuit capable of obtaining a signal output at a high voltage level with a constant current by a circuit configuration using OS transistors.
【０００９】[0009]
【課題を解決するための手段】この発明のＣＭＯＳレベ
ルシフト回路は、入力端に低電圧レベルの信号が入力さ
れるインバータと、ゲートをインバータの出力端に接続
し、ソースを接地した第１の第１導電型ＭＯＳトランジ
スタと、ゲートをインバータの入力端に接続し、ソース
を接地した第２の第１導電型ＭＯＳトランジスタと、ゲ
ートをインバータの出力端に接続し、ドレインを出力端
子に接続し、ソースを接地した第３の第１導電型ＭＯＳ
トランジスタと、ゲートに所定のバイアス電圧を印加さ
れ、ドレインを第１の第１導電型ＭＯＳトランジスタの
ドレインに接続した第１の第２導電型ＭＯＳトランジス
タと、ゲートを第１の第２導電型ＭＯＳトランジスタの
ゲートに接続し、ドレインを第２の第１導電型ＭＯＳト
ランジスタのドレインに接続した第２の第２導電型ＭＯ
Ｓトランジスタのトランジスタと、ドレインを第１の第
２導電型ＭＯＳトランジスタのソースに接続し、ソース
を電源電圧源に接続した第３の第２導電型ＭＯＳトラン
ジスタと、ゲートを第３の第２導電型ＭＯＳトランジス
タのドレインに接続し、ドレインを第２の第２導電型Ｍ
ＯＳトランジスタのソースおよび第３の第２導電型ＭＯ
Ｓトランジスタのゲートに接続し、ソースを電源電圧源
に接続した第４の第２導電型ＭＯＳトランジスタと、ゲ
ートを第４の第２導電型ＭＯＳトランジスタのドレイン
に接続し、ドレインを第３の第１導電型ＭＯＳトランジ
スタのドレインおよび出力端子に接続し、ソースを電源
電圧源に接続した第５の第２導電型ＭＯＳトランジスタ
とを備えたものである。A CMOS level shift circuit according to the present invention has a first inverter in which a low voltage level signal is input to an input terminal, a gate connected to the output terminal of the inverter, and a source grounded. The first conductivity type MOS transistor, the gate is connected to the input terminal of the inverter, the source is grounded to the second first conductivity type MOS transistor, the gate is connected to the output terminal of the inverter, and the drain is connected to the output terminal. , A third first-conductivity-type MOS whose source is grounded
A transistor, a first second conductivity type MOS transistor in which a predetermined bias voltage is applied to the gate, and a drain is connected to the drain of the first first conductivity type MOS transistor; and a gate is a first second conductivity type MOS transistor. A second second conductivity type MO connected to the gate of the transistor and having a drain connected to the drain of the second first conductivity type MOS transistor.
An S-transistor, a third second-conductivity-type MOS transistor whose drain is connected to the source of the first second-conductivity-type MOS transistor and whose source is connected to a power supply voltage source, and its gate is the third second-conductivity Type MOS transistor drain connected to the drain of the second second conductivity type M
Source of OS transistor and third second conductivity type MO
A fourth second-conductivity-type MOS transistor connected to the gate of the S-transistor and having a source connected to the power supply voltage source, a gate connected to the drain of the fourth second-conductivity-type MOS transistor, and a drain connected to the third It is provided with a fifth second-conductivity-type MOS transistor connected to the drain and output terminal of the first-conductivity-type MOS transistor and having a source connected to a power supply voltage source.
【００１０】[0010]
【作用】この発明の構成によれば、ソースを電源電圧源
に接続した第３および第４の第２導電型ＭＯＳトランジ
スタの各ドレインと、ソースを接地した第１および第２
の第１導電型ＭＯＳトランジスタの各ドレインとの間
に、第１および第２の第２導電型ＭＯＳトランジスタの
各ソースおよび各ドレインを接続し、この第１および第
２の第２導電型ＭＯＳトランジスタのゲートに所定のバ
イアス電圧を印加したものである。所定のバイアス電圧
として、電源電圧と第１および第２の第２導電型ＭＯＳ
トランジスタのソース・ゲート間耐電圧との差電圧を超
えない電圧を印加することで、第１および第２の第２導
電型ＭＯＳトランジスタのソース・ゲート間に印加され
る電圧はソース・ゲート間耐電圧以下となる。According to the structure of the present invention, the drains of the third and fourth second conductivity type MOS transistors having their sources connected to the power supply voltage source and the first and second drains having their sources grounded.
Source and drain of the first and second second-conductivity-type MOS transistors are connected to the respective drains of the first-conductivity-type-MOS-transistors, and the first and second second-conductivity-type MOS transistors are connected. A predetermined bias voltage is applied to the gate of the. The power supply voltage and the first and second second conductivity type MOSs are used as the predetermined bias voltage.
By applying a voltage that does not exceed the voltage difference between the source-gate withstand voltage of the transistor, the voltage applied between the source-gate of the first and second second conductivity type MOS transistors is increased. It will be less than the voltage.
【００１１】[0011]
【実施例】この発明の一実施例のＣＭＯＳレベルシフト
回路を図面を参照しながら説明する。図１はこの発明の
一実施例のＣＭＯＳレベルシフト回路の構成を示す回路
図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A CMOS level shift circuit according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a configuration of a CMOS level shift circuit according to an embodiment of the present invention.
【００１２】図１において、ＩＮは基準電圧レベルに対
する電圧レベル差の小さな信号（以下「低電圧レベルの
信号」という。）の入力端、８は低電圧レベルの信号に
より動作するインバータ、１１は第１のｎ型ＭＯＳトラ
ンジスタ、１４は第２のｎ型ＭＯＳトランジスタ、１６
は第３のｎ型ＭＯＳトランジスタ、１０は第１のｐ型Ｍ
ＯＳトランジスタ、１３は第２のｐ型ＭＯＳトランジス
タ、９は第３のｐ型ＭＯＳトランジスタ、１２は第４の
ｐ型ＭＯＳトランジスタ、１５は第５のｐ型ＭＯＳトラ
ンジスタである。In FIG. 1, IN is an input terminal for a signal having a small voltage level difference with respect to a reference voltage level (hereinafter referred to as "low voltage level signal"), 8 is an inverter operated by a low voltage level signal, and 11 is a first inverter. 1 n-type MOS transistor, 14 a second n-type MOS transistor, 16
Is a third n-type MOS transistor, 10 is a first p-type M
An OS transistor, 13 is a second p-type MOS transistor, 9 is a third p-type MOS transistor, 12 is a fourth p-type MOS transistor, and 15 is a fifth p-type MOS transistor.
【００１３】図１に示すように、インバータ８の入力端
ＩＮには低電圧レベルの信号が入力される。このインバ
ータ８の入力端ＩＮには、第２のｎ型ＭＯＳトランジス
タ１４のゲートを接続し、また、インバータ８の出力端
には、第１および第３のｎ型ＭＯＳトランジスタ１１，
１６のゲートを接続してある。これら第１，第２および
第３のｎ型ＭＯＳトランジスタ１１，１４，１６のソー
スは接地端子ＶSSに接続してある。As shown in FIG. 1, a low voltage level signal is input to the input terminal IN of the inverter 8. The gate of the second n-type MOS transistor 14 is connected to the input terminal IN of the inverter 8, and the first and third n-type MOS transistors 11 and 11 are connected to the output terminal of the inverter 8.
16 gates are connected. The sources of the first, second and third n-type MOS transistors 11, 14 and 16 are connected to the ground terminal V SS .
【００１４】また、第１のｎ型ＭＯＳトランジスタ１１
のドレインには、第１のｐ型ＭＯＳトランジスタ１０の
ドレインを接続し、第２のｎ型ＭＯＳトランジスタ１４
のドレインには、第２のｐ型ＭＯＳトランジスタ１３の
ドレインを接続し、これら第１および第２のｐ型ＭＯＳ
トランジスタ１０，１３のゲートを共通としてバイアス
端子ＢＩＡＳに接続し、外部から所定のバイアス電圧Ｖ
B として〔数３〕に示す電圧を印加する。Further, the first n-type MOS transistor 11
The drain of the first p-type MOS transistor 10 is connected to the drain of the second n-type MOS transistor 14
The drain of the second p-type MOS transistor 13 is connected to the drain of the
The gates of the transistors 10 and 13 are commonly connected to the bias terminal BIAS, and a predetermined bias voltage V
As B , the voltage shown in [Equation 3] is applied.
【００１５】[0015]
【数３】ＶB ≦ＶDD−ＢＶGS 但し、ＶDDは電源電圧、ＢＶGSはｐ型ＭＯＳトランジス
タ１０，１３のソース・ゲート間耐圧を示す。また、第
１のｐ型ＭＯＳトランジスタ１０のソースには、第３の
ｐ型ＭＯＳトランジスタ９のドレインおよび第４のｐ型
ＭＯＳトランジスタ１２のゲートを接続し、第２のｐ型
ＭＯＳトランジスタ１３のソースには、第３および第５
のｐ型ＭＯＳトランジスタ９，１５のゲートおよび第４
のｐ型ＭＯＳトランジスタ１２のドレインを接続してあ
る。これら、第３，第４および第４のｐ型ＭＯＳトラン
ジスタ９，１２および１５のソースは電源電圧源に接続
してある。Equation 3] V B ≦ V DD -BV GS However, V DD is the supply voltage, BV GS shows the source-gate breakdown voltage of the p-type MOS transistor 10 and 13. The source of the first p-type MOS transistor 10 is connected to the drain of the third p-type MOS transistor 9 and the gate of the fourth p-type MOS transistor 12, and the source of the second p-type MOS transistor 13 is connected. The third and fifth
Of the p-type MOS transistors 9 and 15 and the fourth
The drain of the p-type MOS transistor 12 is connected. The sources of the third, fourth and fourth p-type MOS transistors 9, 12 and 15 are connected to the power supply voltage source.
【００１６】また、第３のｎ型ＭＯＳトランジスタ１６
のドレインおよび第５のｐ型ＭＯＳトランジスタ１５を
出力端子ＯＵＴに接続してある。このように構成したＣ
ＭＯＳレベルシフト回路では、バイアス端子ＢＩＡＳに
接続した第１および第２のｐ型ＭＯＳトランジスタ１
０，１３のゲートにバイアス電圧ＶB として〔数３〕に
示す電圧を印加し、インバータ８の入力端ＩＮに低電圧
レベルの信号を入力することで、出力端子ＯＵＴにより
基準電圧レベルに対する電圧レベル差の大きな信号（以
下「高電圧レベルの信号」という。）を得る。例えば、
インバータ８の入力端ＩＮに論理値“１”である低電圧
レベルの信号を入力することで、第１および第３のｎ型
ＭＯＳトランジスタ１１，１６はオフ状態となり、第２
のｎ型ＭＯＳトランジスタ１４はオン状態となる。これ
に伴い、バイアス電圧を印加した第１のｐ型ＭＯＳトラ
ンジスタ１０はオン状態となり、第２のｐ型ＭＯＳトラ
ンジスタ１３はオフ状態となり、また、第３のｐ型ＭＯ
Ｓトランジスタ９はオン状態となり、第４のｐ型ＭＯＳ
トランジスタ１２はオフ状態となり、さらに第５のｐ型
ＭＯＳトランジスタ１５はオン状態となる。これによ
り、出力端子ＯＵＴに論理値“１”となる高電圧レベル
の信号を得ることができる。また、インバータ８の入力
端ＩＮに論理値“０”である低電圧レベルの信号を入力
することで、第１のｎ型ＭＯＳトランジスタ１１，１６
はオン状態となり、第２のｎ型ＭＯＳトランジスタ１４
はオフ状態となる。これに伴い、バイアス電圧を印加し
た第１のｐ型ＭＯＳトランジスタ１０はオフ状態とな
り、第２のｐ型ＭＯＳトランジスタ１３はオン状態とな
り、また、第３のｐ型ＭＯＳトランジスタ９はオフ状態
となり、第４のｐ型ＭＯＳトランジスタ１２はオン状態
となり、さらに第５のｐ型ＭＯＳトランジスタ１５はオ
フ状態となる。これにより、出力端子ＯＵＴに論理値
“０”となる高電圧レベルの信号を得ることができる。
その結果、出力端子ＯＵＴには、電源電圧ＶDDまたは接
地電圧ＶSSが出力されることとなる。Further, the third n-type MOS transistor 16
And the fifth p-type MOS transistor 15 are connected to the output terminal OUT. C configured in this way
In the MOS level shift circuit, the first and second p-type MOS transistors 1 connected to the bias terminal BIAS
By applying the voltage shown in [Equation 3] as the bias voltage V B to the gates of 0 and 13 and inputting the signal of the low voltage level to the input terminal IN of the inverter 8, the voltage level with respect to the reference voltage level is output from the output terminal OUT. A signal with a large difference (hereinafter referred to as a "high voltage level signal") is obtained. For example,
By inputting a low voltage level signal having a logical value "1" to the input terminal IN of the inverter 8, the first and third n-type MOS transistors 11 and 16 are turned off, and the second n-type MOS transistors 11 and 16 are turned off.
The n-type MOS transistor 14 is turned on. Accordingly, the first p-type MOS transistor 10 to which the bias voltage is applied is turned on, the second p-type MOS transistor 13 is turned off, and the third p-type MO transistor 10 is turned on.
The S transistor 9 is turned on, and the fourth p-type MOS
The transistor 12 is turned off, and the fifth p-type MOS transistor 15 is turned on. As a result, a high voltage level signal having a logical value "1" can be obtained at the output terminal OUT. In addition, by inputting a low voltage level signal having a logical value “0” to the input terminal IN of the inverter 8, the first n-type MOS transistors 11 and 16 are input.
Is turned on, and the second n-type MOS transistor 14 is turned on.
Is turned off. Along with this, the first p-type MOS transistor 10 to which the bias voltage is applied is turned off, the second p-type MOS transistor 13 is turned on, and the third p-type MOS transistor 9 is turned off. The fourth p-type MOS transistor 12 is turned on, and the fifth p-type MOS transistor 15 is turned off. As a result, a high voltage level signal having a logical value "0" can be obtained at the output terminal OUT.
As a result, the power supply voltage V DD or the ground voltage V SS is output to the output terminal OUT.
【００１７】このように構成したＣＭＯＳレベルシフト
回路では、第１，第２および第３のｎ型ＭＯＳトランジ
スタ１１，１４，１６のトランジスタサイズを第１，第
２，第３，第４および第５のｐ型ＭＯＳトランジスタ
９，１０，１２，１３，１５よりも大きくすることで、
第１，第２および第３のｎ型ＭＯＳトランジスタ１１，
１４，１６の閾値電圧を１／２ＶDDよりも下げ、これに
より低電圧レベルの信号であっても、第１，第２および
第３のｎ型ＭＯＳトランジスタ１１，１４，１６を確実
に導通および非導通状態とすることができる。In the CMOS level shift circuit thus constructed, the transistor sizes of the first, second and third n-type MOS transistors 11, 14, 16 are set to the first, second, third, fourth and fifth. By making it larger than the p-type MOS transistors 9, 10, 12, 13, 15 of
First, second and third n-type MOS transistors 11,
The threshold voltage of 14 and 16 is lowered below 1/2 V DD , so that even if the signal is at a low voltage level, the first, second and third n-type MOS transistors 11, 14 and 16 are surely turned on and turned on. It can be in a non-conducting state.
【００１８】また、バイアス端子ＢＩＡＳに共通接続し
た第１および第２のｐ型ＭＯＳトランジスタ１０，１３
のゲートに〔数３〕に示すバイアス電圧ＶB を印加する
ことで、第１および第２のｐ型ＭＯＳトランジスタのソ
ース・ゲート間に印加される電圧はソース・ゲート間耐
電圧以下となる。また、第３のｐ型ＭＯＳトランジスタ
９のゲートおよび第４のＭＯＳトランジスタ１２のドレ
インを接続し、第４のｐ型ＭＯＳトランジスタ１２のゲ
ートおよび第３のｐ型ＭＯＳトランジスタ９のドレイン
を接続し、また、第５のｐ型ＭＯＳトランジスタ１５の
ゲートを第４のｐ型ＭＯＳトランジスタ１２のドレイン
に接続することにより、貫通電流を低減し、低静止電流
を実現することができる。Further, the first and second p-type MOS transistors 10 and 13 commonly connected to the bias terminal BIAS.
By applying the bias voltage V B shown in [Equation 3] to the gate of, the voltage applied between the source and gate of the first and second p-type MOS transistors becomes equal to or lower than the source-gate withstand voltage. Further, the gate of the third p-type MOS transistor 9 and the drain of the fourth MOS transistor 12 are connected, and the gate of the fourth p-type MOS transistor 12 and the drain of the third p-type MOS transistor 9 are connected. Further, by connecting the gate of the fifth p-type MOS transistor 15 to the drain of the fourth p-type MOS transistor 12, the through current can be reduced and a low quiescent current can be realized.
【００１９】このように実施例によれば、ソースを電源
電圧源に接続した第３および第４のｐ型ＭＯＳトランジ
スタ９，１２の各ドレインと、ソースを接地した第１お
よび第２のｎ型ＭＯＳトランジスタ１１，１４の各ドレ
インとの間に、第１および第２のｐ型ＭＯＳトランジス
タ１０，１３の各ソースおよび各ドレインを接続し、こ
の第１および第２のｐ型ＭＯＳトランジスタ１０，１３
のゲートに所定のバイアス電圧として、電源電圧ＶDDと
第１および第２のｐ型ＭＯＳトランジスタのソース・ゲ
ート間耐電圧ＢＶGSとの差電圧を超えない電圧を印加す
ることで、第１および第２のｐ型ＭＯＳトランジスタの
ソース・ゲート間に印加される電圧はソース・ゲート間
耐電圧ＢＶGS以下となる。As described above, according to the embodiment, the drains of the third and fourth p-type MOS transistors 9 and 12 whose sources are connected to the power supply voltage source and the first and second n-types whose sources are grounded. The sources and drains of the first and second p-type MOS transistors 10 and 13 are connected to the drains of the MOS transistors 11 and 14, respectively, and the first and second p-type MOS transistors 10 and 13 are connected.
As a predetermined bias voltage, a voltage which does not exceed the difference voltage between the power supply voltage V DD and the source-gate withstand voltage BV GS of the first and second p-type MOS transistors is applied to the gate of The voltage applied between the source and gate of the second p-type MOS transistor is not more than the source-gate withstand voltage BV GS .
【００２０】したがって、ソース・ゲート間耐電圧ＢＶ
GSの小さなＭＯＳトランジスタによる回路構成で、各Ｍ
ＯＳトランジスタを動作させて低電圧レベルの信号から
定電流で高電圧レベルの信号を得ることができる。な
お、この実施例では、電源電圧ＶDDを接地電位ＶSSより
大きくし、第１〜第３の第１導電型ＭＯＳトランジスタ
として、第１〜第３のｎ型ＭＯＳトランジスタ１１，１
４，１６を用いてｎチャンネル型とし、第１〜第５の第
２導電型ＭＯＳトランジスタとして、第１〜第５のｎ型
ＭＯＳトランジスタ１０，１３，９，１２，１５を用い
てｐチャンネル型としたが、電源電圧ＶDDを接地電位Ｖ
SSより小さくし、第１〜第３の第１導電型ＭＯＳトラン
ジスタをｐチャンネル型とし、第１〜第５の第２導電型
ＭＯＳトランジスタをｎチャンネル型とすれば、実施例
と同様の回路構成で同様の効果が得られるＣＭＯＳレベ
ルシフト回路を実現することができる。Therefore, the source-gate withstand voltage BV
Each M has a circuit configuration with a small GS MOS transistor.
By operating the OS transistor, a high voltage level signal can be obtained with a constant current from a low voltage level signal. In this embodiment, the power supply voltage V DD is set higher than the ground potential V SS , and the first to third n-type MOS transistors 11 and 1 are used as the first to third first conductivity type MOS transistors.
4, 16 are n-channel type, and the first to fifth second conductivity type MOS transistors are p-channel type using the first to fifth n-type MOS transistors 10, 13, 9, 12, and 15. However, the power supply voltage V DD is set to the ground potential V
If it is smaller than SS , the first to third first conductivity type MOS transistors are p-channel type, and the first to fifth second conductivity type MOS transistors are n-channel type, the circuit configuration similar to the embodiment is obtained. It is possible to realize a CMOS level shift circuit with which the same effect can be obtained.
【００２１】[0021]
【発明の効果】この発明のＣＭＯＳレベルシフト回路に
よれば、ソースを電源電圧源に接続した第３および第４
の第２導電型ＭＯＳトランジスタの各ドレインと、ソー
スを接地した第１および第２の第１導電型ＭＯＳトラン
ジスタの各ドレインとの間に、第１および第２の第２導
電型ＭＯＳトランジスタの各ソースおよび各ドレインを
接続し、この第１および第２の第２導電型ＭＯＳトラン
ジスタのゲートに所定のバイアス電圧を印加したもので
ある。所定のバイアス電圧として、電源電圧と第１およ
び第２の第２導電型ＭＯＳトランジスタのソース・ゲー
ト間耐電圧との差電圧を超えない電圧を印加すること
で、第１および第２の第２導電型ＭＯＳトランジスタの
ソース・ゲート間に印加される電圧はソース・ゲート間
耐電圧以下となる。According to the CMOS level shift circuit of the present invention, the third and fourth sources whose sources are connected to the power supply voltage source are provided.
Between the drains of the second conductivity type MOS transistors and the drains of the first and second first conductivity type MOS transistors whose sources are grounded, the first and second second conductivity type MOS transistors The source and each drain are connected, and a predetermined bias voltage is applied to the gates of the first and second MOS transistors of the second conductivity type. By applying, as the predetermined bias voltage, a voltage that does not exceed the difference voltage between the power supply voltage and the source-gate withstand voltage of the first and second second conductivity type MOS transistors, the first and second second The voltage applied between the source and the gate of the conductivity type MOS transistor is less than the withstand voltage between the source and the gate.
【００２２】その結果、ソース・ゲート間耐電圧の小さ
なＭＯＳトランジスタによる回路構成で、各ＭＯＳトラ
ンジスタを動作させて低電圧レベルの信号から定電流で
高電圧レベルの信号を得ることができる。As a result, with a circuit configuration of MOS transistors having a small withstand voltage between the source and gate, each MOS transistor can be operated to obtain a high voltage level signal at a constant current from a low voltage level signal.
【図１】この発明の一実施例のＣＭＯＳレベルシフト回
路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a CMOS level shift circuit according to an embodiment of the present invention.
【図２】従来のＣＭＯＳレベルシフト回路の構成を示す
回路図である。FIG. 2 is a circuit diagram showing a configuration of a conventional CMOS level shift circuit.
８ インバータ 11 第１のｎ型ＭＯＳトランジスタ（第１の第１導電型
ＭＯＳトランジスタ） 14 第２のｎ型ＭＯＳトランジスタ（第２の第１導電型
ＭＯＳトランジスタ） 16 第３のｎ型ＭＯＳトランジスタ（第３の第１導電型
ＭＯＳトランジスタ） 10 第１のｐ型ＭＯＳトランジスタ（第１の第２導電型
ＭＯＳトランジスタ） 13 第２のｐ型ＭＯＳトランジスタ（第２の第２導電型
ＭＯＳトランジスタ） ９ 第３のｐ型ＭＯＳトランジスタ（第３の第２導電型
ＭＯＳトランジスタ） 12 第４のｐ型ＭＯＳトランジスタ（第４の第２導電型
ＭＯＳトランジスタ） 15 第５のｐ型ＭＯＳトランジスタ（第５の第２導電型
ＭＯＳトランジスタ） OUT 出力端子8 Inverter 11 1st n-type MOS transistor (1st 1st conductivity type MOS transistor) 14 2nd n-type MOS transistor (2nd 1st conductivity type MOS transistor) 16 3rd n-type MOS transistor (1st Third first-conductivity-type MOS transistor) 10 First p-type MOS transistor (first second-conductivity-type MOS transistor) 13 Second p-type MOS transistor (second-second-conductivity-type MOS transistor) 9 Third P-type MOS transistor (third second conductivity type MOS transistor) 12 Fourth p-type MOS transistor (fourth second conductivity type MOS transistor) 15 Fifth p-type MOS transistor (fifth second conductivity type) Type MOS transistor) OUT output terminal
Claims (1)
るインバータと、 ゲートを前記インバータの出力端に接続し、ソースを接
地した第１の第１導電型ＭＯＳトランジスタと、 ゲートを前記インバータの入力端に接続し、ソースを接
地した第２の第１導電型ＭＯＳトランジスタと、 ゲートを前記インバータの出力端に接続し、ドレインを
出力端子に接続し、ソースを接地した第３の第１導電型
ＭＯＳトランジスタと、 ゲートに所定のバイアス電圧を印加され、ドレインを前
記第１の第１導電型ＭＯＳトランジスタのドレインに接
続した第１の第２導電型ＭＯＳトランジスタと、 ゲートを前記第１の第２導電型ＭＯＳトランジスタのゲ
ートに接続し、ドレインを前記第２の第１導電型ＭＯＳ
トランジスタのドレインに接続した第２の第２導電型Ｍ
ＯＳトランジスタのトランジスタと、 ドレインを前記第１の第２導電型ＭＯＳトランジスタの
ソースに接続し、ソースを電源電圧源に接続した第３の
第２導電型ＭＯＳトランジスタと、 ゲートを前記第３の第２導電型ＭＯＳトランジスタのド
レインに接続し、ドレインを前記第２の第２導電型ＭＯ
Ｓトランジスタのソースおよび前記第３の第２導電型Ｍ
ＯＳトランジスタのゲートに接続し、ソースを前記電源
電圧源に接続した第４の第２導電型ＭＯＳトランジスタ
と、 ゲートを前記第４の第２導電型ＭＯＳトランジスタのド
レインに接続し、ドレインを前記第３の第１導電型ＭＯ
Ｓトランジスタのドレインおよび前記出力端子に接続
し、ソースを前記電源電圧源に接続した第５の第２導電
型ＭＯＳトランジスタとを備えたＣＭＯＳレベルシフト
回路。1. An inverter having a low voltage level signal input to an input terminal; a first first-conductivity-type MOS transistor having a gate connected to the output terminal of the inverter and a source grounded; and a gate having the inverter. A second first-conductivity-type MOS transistor that is connected to the input end of the inverter and whose source is grounded; and a third first grounded transistor whose gate is connected to the output terminal of the inverter, whose drain is connected to the output terminal, and whose source is grounded. A conductive type MOS transistor, a first second conductive type MOS transistor having a gate connected to a drain of the first first conductive type MOS transistor with a predetermined bias voltage applied thereto, and a gate having the first conductive type MOS transistor. It is connected to the gate of a second conductivity type MOS transistor, and the drain is the second first conductivity type MOS transistor.
Second second conductivity type M connected to the drain of the transistor
A transistor of an OS transistor, a third second conductivity type MOS transistor having a drain connected to the source of the first second conductivity type MOS transistor and a source connected to a power supply voltage source, and a gate of the third third conductivity type MOS transistor. The drain of the second conductivity type MOS transistor is connected to the drain of the second conductivity type MOS transistor.
The source of the S-transistor and the third second conductivity type M
A fourth second conductivity type MOS transistor connected to the gate of the OS transistor and having a source connected to the power supply voltage source; a gate connected to the drain of the fourth second conductivity type MOS transistor; Third conductivity type MO
A CMOS level shift circuit comprising: a drain of an S transistor and a fifth second conductivity type MOS transistor connected to the output terminal and having a source connected to the power supply voltage source.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111712A JPH05308274A (en) | 1992-04-30 | 1992-04-30 | Cmos level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4111712A JPH05308274A (en) | 1992-04-30 | 1992-04-30 | Cmos level shift circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308274A true JPH05308274A (en) | 1993-11-19 |
Family
ID=14568255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111712A Pending JPH05308274A (en) | 1992-04-30 | 1992-04-30 | Cmos level shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05308274A (en) |
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