JPH05307533A - 多段結合網実装方式 - Google Patents
多段結合網実装方式Info
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- JPH05307533A JPH05307533A JP4112870A JP11287092A JPH05307533A JP H05307533 A JPH05307533 A JP H05307533A JP 4112870 A JP4112870 A JP 4112870A JP 11287092 A JP11287092 A JP 11287092A JP H05307533 A JPH05307533 A JP H05307533A
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Abstract
(57)【要約】
【目的】ｎ入力ｎ出力のスイッチを多段接続する形式を
とる結合網と、多数のプロセッシングエレメントとを有
する並列計算機における多段結合網の実装方式に関し、
その多段結合網をより少ない部品数で構成することによ
り、拡張性に優れた並列計算機を提供することを目的と
する。 【構成】スイッチチング機能を具備する１入力ｎ出力の
分配器５，６と、ｎ入力１出力の集約器７，８とを多段
接続し、これをプロセッシングエレメント１内に設ける
ことにより構成する。
とる結合網と、多数のプロセッシングエレメントとを有
する並列計算機における多段結合網の実装方式に関し、
その多段結合網をより少ない部品数で構成することによ
り、拡張性に優れた並列計算機を提供することを目的と
する。 【構成】スイッチチング機能を具備する１入力ｎ出力の
分配器５，６と、ｎ入力１出力の集約器７，８とを多段
接続し、これをプロセッシングエレメント１内に設ける
ことにより構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ｎ入力ｎ出力のスイッ
チ（ｎは２以上）を多段接続する形式をとる結合網と、
データ処理を行なう機能を具備する多数のプロセッシン
グエレメントとを有する並列計算機における多段結合網
の実装方式に関する。
チ（ｎは２以上）を多段接続する形式をとる結合網と、
データ処理を行なう機能を具備する多数のプロセッシン
グエレメントとを有する並列計算機における多段結合網
の実装方式に関する。
【０００２】情報処理システムは、将来の需要を見越し
て拡張性の高いものを構築することが望ましい。そのた
めには、少なくともそのハードウェアが、増大するデー
タ処理量に応じて柔軟に増設できるような構成をとって
いなければならない。
て拡張性の高いものを構築することが望ましい。そのた
めには、少なくともそのハードウェアが、増大するデー
タ処理量に応じて柔軟に増設できるような構成をとって
いなければならない。
【０００３】
【従来の技術】従来の多段結合網は、一つの部品とし
て、ｎ入力ｎ出力のスイッチボックスという物を多段接
続することにより構成されていた。このスイッチボック
スは、最大でｎ個のプロセッシングエレメントと結合し
て、プロセッサ間通信を実現している。
て、ｎ入力ｎ出力のスイッチボックスという物を多段接
続することにより構成されていた。このスイッチボック
スは、最大でｎ個のプロセッシングエレメントと結合し
て、プロセッサ間通信を実現している。
【０００４】図８は、従来の技術を示す図である。図
中、並列計算機を構成するプロセッシングエレメント８
０は、ＣＰＵ８１を擁すると共に、バス８３によってこ
のＣＰＵ８１と接続するネットワークインタフェース８
２を備えている。プロセッシングエレメント８０が、他
のプロセッシングエレメントとメッセージ通信を行なう
場合には、スイッチボックス８４を使用する。
中、並列計算機を構成するプロセッシングエレメント８
０は、ＣＰＵ８１を擁すると共に、バス８３によってこ
のＣＰＵ８１と接続するネットワークインタフェース８
２を備えている。プロセッシングエレメント８０が、他
のプロセッシングエレメントとメッセージ通信を行なう
場合には、スイッチボックス８４を使用する。
【０００５】
【発明が解決しようとする課題】従来、多段結合網を構
成するスイッチボックスは、複数のプロセッシングエレ
メントと結合しているので、多段結合網とプロセッシン
グエレメントとは、別々の部品として実装されている。
例えば、２入力２出力のスイッチボックスを３段結合し
た多段結合網がひとつの部品として提供されている場
合、この部品は一個で最大８台のプロセッシングエレメ
ントと共に実装されている。
成するスイッチボックスは、複数のプロセッシングエレ
メントと結合しているので、多段結合網とプロセッシン
グエレメントとは、別々の部品として実装されている。
例えば、２入力２出力のスイッチボックスを３段結合し
た多段結合網がひとつの部品として提供されている場
合、この部品は一個で最大８台のプロセッシングエレメ
ントと共に実装されている。
【０００６】すなわち、プロセッシングエレメントを８
台実装する場合、必要な多段結合網は、この場合一個で
ある。ここで、プロセッシングエレメントを新たに８台
増設して合計１６台とする場合を考えると、多段結合網
は、合計で４個（２＾４＝１６）必要となる。言い換え
ると、従来の構成では、８台のプロセッシングエレメン
トの増設に対して、一個ではなく３個もの多段結合網を
増設しなければならないという問題点がある。
台実装する場合、必要な多段結合網は、この場合一個で
ある。ここで、プロセッシングエレメントを新たに８台
増設して合計１６台とする場合を考えると、多段結合網
は、合計で４個（２＾４＝１６）必要となる。言い換え
ると、従来の構成では、８台のプロセッシングエレメン
トの増設に対して、一個ではなく３個もの多段結合網を
増設しなければならないという問題点がある。
【０００７】そのため、多段結合網は、プロセッシング
エレメントの増設を予め見越した大きめのものを用意す
る必要がある。具体的に、ｂｉｎａｒｙ ｎ−ｃｕｂｅ
結合網やオメガ結合網では、スイッチの段数をｎとする
と、プロセッシングエレメントの台数が最大２＾ｎであ
るので、多段結合網を構成するスイッチボックスは、
｛２＾（ｎ−１）｝×ｎ個設ける必要がある。
エレメントの増設を予め見越した大きめのものを用意す
る必要がある。具体的に、ｂｉｎａｒｙ ｎ−ｃｕｂｅ
結合網やオメガ結合網では、スイッチの段数をｎとする
と、プロセッシングエレメントの台数が最大２＾ｎであ
るので、多段結合網を構成するスイッチボックスは、
｛２＾（ｎ−１）｝×ｎ個設ける必要がある。
【０００８】この多段結合網で、段数ｎを十分大きくす
ると、必要なスイッチボックスの数は膨大なものとなる
ので、多段結合網の作成が困難なものになるという問題
点がある。本発明は、このような従来の問題点に鑑みて
為されたものであり、多段結合網を少ない部品数で構成
することにより、拡張性に優れた並列計算機を提供する
ことを目的とする。
ると、必要なスイッチボックスの数は膨大なものとなる
ので、多段結合網の作成が困難なものになるという問題
点がある。本発明は、このような従来の問題点に鑑みて
為されたものであり、多段結合網を少ない部品数で構成
することにより、拡張性に優れた並列計算機を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段にて達成さ
れる。
目的は、前記特許請求の範囲に記載した手段にて達成さ
れる。
【００１０】すなわち、請求項１の発明は、ｎ入力ｎ出
力のスイッチを多段接続する形式をとる結合網と、この
結合網を用いてメッセージの受け渡しを行なう多数のプ
ロセッシングエレメントとを有する並列計算機におい
て、スイッチチング機能を具備する１入力ｎ出力の分配
器と、ｎ入力１出力の集約器とを多段接続し、これをプ
ロセッシングエレメント内に設ける多段結合網実装方式
である。
力のスイッチを多段接続する形式をとる結合網と、この
結合網を用いてメッセージの受け渡しを行なう多数のプ
ロセッシングエレメントとを有する並列計算機におい
て、スイッチチング機能を具備する１入力ｎ出力の分配
器と、ｎ入力１出力の集約器とを多段接続し、これをプ
ロセッシングエレメント内に設ける多段結合網実装方式
である。
【００１１】また、請求項２の発明は、ｂｉｎａｒｙ
ｎ−ｃｕｂｅ 結合網と、この結合網を用いてメッセー
ジの受け渡しを行なうｍ個のプロセッシングエレメント
とを有する並列計算機において、ｋが、２＾ｋ≧ｍを満
足する場合に、１入力２出力の分配器と、２入力１出力
の集約器とをｋ段以上接続したものを各プロセッシング
エレメントの内部に設け、あるプロセッシングエレメン
トが具備する一の分配器の一の出力と、他のプロセッシ
ングエレメントが具備する一の集約器の一の入力とを互
いに接続する多段結合網実装方式である。
ｎ−ｃｕｂｅ 結合網と、この結合網を用いてメッセー
ジの受け渡しを行なうｍ個のプロセッシングエレメント
とを有する並列計算機において、ｋが、２＾ｋ≧ｍを満
足する場合に、１入力２出力の分配器と、２入力１出力
の集約器とをｋ段以上接続したものを各プロセッシング
エレメントの内部に設け、あるプロセッシングエレメン
トが具備する一の分配器の一の出力と、他のプロセッシ
ングエレメントが具備する一の集約器の一の入力とを互
いに接続する多段結合網実装方式である。
【００１２】また、請求項３の発明は、ｂｉｎａｒｙ
ｎ−ｃｕｂｅ 結合網を構成する１入力２出力の分配器
であって、通過するメッセージの数量に従ってスイッチ
状態を変化させる手段を具備するものと、ｂｉｎａｒｙ
ｎ−ｃｕｂｅ 結合網を構成する２入力１出力の集約器
であって、通過するメッセージの数量に従ってスイッチ
状態を変化させる手段を具備するものとを設けて、多段
結合網を構成する多段結合網実装方式である。
ｎ−ｃｕｂｅ 結合網を構成する１入力２出力の分配器
であって、通過するメッセージの数量に従ってスイッチ
状態を変化させる手段を具備するものと、ｂｉｎａｒｙ
ｎ−ｃｕｂｅ 結合網を構成する２入力１出力の集約器
であって、通過するメッセージの数量に従ってスイッチ
状態を変化させる手段を具備するものとを設けて、多段
結合網を構成する多段結合網実装方式である。
【００１３】また、請求項４の発明は、オメガ結合網
と、この結合網を用いてメッセージの受け渡しを行なう
ｍ個のプロセッシングエレメントとを有する並列計算機
において、ｋが、２＾ｋ≧ｍを満足する場合に、１入力
２出力の分配器と、２入力１出力の集約器とをｋ段以上
接続したものを各プロセッシングエレメントの内部に設
け、あるプロセッシングエレメントが具備する一の分配
器の一の出力と、他のプロセッシングエレメントが具備
する一の集約器の一の入力とを互いに接続する多段結合
網実装方式である。
と、この結合網を用いてメッセージの受け渡しを行なう
ｍ個のプロセッシングエレメントとを有する並列計算機
において、ｋが、２＾ｋ≧ｍを満足する場合に、１入力
２出力の分配器と、２入力１出力の集約器とをｋ段以上
接続したものを各プロセッシングエレメントの内部に設
け、あるプロセッシングエレメントが具備する一の分配
器の一の出力と、他のプロセッシングエレメントが具備
する一の集約器の一の入力とを互いに接続する多段結合
網実装方式である。
【００１４】また、請求項５の発明は、オメガ結合網を
構成する１入力２出力の分配器であって、通過するメッ
セージの数量に従ってスイッチ状態を変化させる手段を
具備するものと、オメガ結合網を構成する２入力１出力
の集約器であって、通過するメッセージの数量に従って
スイッチ状態を変化させる手段を具備するものとを設け
て、多段結合網を構成する多段結合網実装方式である。
構成する１入力２出力の分配器であって、通過するメッ
セージの数量に従ってスイッチ状態を変化させる手段を
具備するものと、オメガ結合網を構成する２入力１出力
の集約器であって、通過するメッセージの数量に従って
スイッチ状態を変化させる手段を具備するものとを設け
て、多段結合網を構成する多段結合網実装方式である。
【００１５】また、請求項６の発明は、デルタ結合網
と、この結合網を用いてメッセージの受け渡しを行なう
ｍ個のプロセッシングエレメントとを有する並列計算機
において、ｋが、４＾ｋ≧ｍを満足する場合に、１入力
４出力の分配器と、４入力１出力の集約器とをｋ段以上
接続したものを各プロセッシングエレメントの内部に設
け、あるプロセッシングエレメントが具備する一の分配
器の少なくとも一の出力と、他のプロセッシングエレメ
ントが具備する一の集約器の一の入力とを互いに接続す
る多段結合網実装方式である。
と、この結合網を用いてメッセージの受け渡しを行なう
ｍ個のプロセッシングエレメントとを有する並列計算機
において、ｋが、４＾ｋ≧ｍを満足する場合に、１入力
４出力の分配器と、４入力１出力の集約器とをｋ段以上
接続したものを各プロセッシングエレメントの内部に設
け、あるプロセッシングエレメントが具備する一の分配
器の少なくとも一の出力と、他のプロセッシングエレメ
ントが具備する一の集約器の一の入力とを互いに接続す
る多段結合網実装方式である。
【００１６】また、請求項７の発明は、デルタ結合網を
構成する１入力４出力の分配器であって、通過するメッ
セージの数量に従ってスイッチ状態を変化させる手段を
具備するものと、デルタ結合網を構成する４入力１出力
の集約器であって、通過するメッセージの数量に従って
スイッチ状態を変化させる手段を具備するものとを設け
て、多段結合網を構成する多段結合網実装方式である。
構成する１入力４出力の分配器であって、通過するメッ
セージの数量に従ってスイッチ状態を変化させる手段を
具備するものと、デルタ結合網を構成する４入力１出力
の集約器であって、通過するメッセージの数量に従って
スイッチ状態を変化させる手段を具備するものとを設け
て、多段結合網を構成する多段結合網実装方式である。
【００１７】図１は、本発明の原理説明図である。図１
に示すように、本発明によるプロセッシングエレメント
１は、ＣＰＵ２、バス４、ネットワークインタフェース
３の他に、分配器５，６、集約器７，８を設けるもので
ある。
に示すように、本発明によるプロセッシングエレメント
１は、ＣＰＵ２、バス４、ネットワークインタフェース
３の他に、分配器５，６、集約器７，８を設けるもので
ある。
【００１８】
【作用】図１において、プロセッシングエレメント１
が、他のプロセッシングエレメントへメッセージを送出
する場合、そのメッセージは、ネットワークインタフェ
ース３を経由して図中の矢印が示す向きに流れ、分配器
５，６または他の不図示の分配器より出力される。一
方、他のプロセッシングエレメントでは、この出力をそ
の内部に設けた集約器より入力して、メッセージの受信
を行なう。
が、他のプロセッシングエレメントへメッセージを送出
する場合、そのメッセージは、ネットワークインタフェ
ース３を経由して図中の矢印が示す向きに流れ、分配器
５，６または他の不図示の分配器より出力される。一
方、他のプロセッシングエレメントでは、この出力をそ
の内部に設けた集約器より入力して、メッセージの受信
を行なう。
【００１９】また、プロセッシングエレメント１が、他
のプロセッシングエレメントからメッセージを受信する
場合、プロセッシングエレメント１は、そのメッセージ
を、集約器７，８または他の不図示の集約器より入力す
る。このメッセージは、図中の矢印が示す向きに流れ、
ネットワークインタフェース３を介して受信する。
のプロセッシングエレメントからメッセージを受信する
場合、プロセッシングエレメント１は、そのメッセージ
を、集約器７，８または他の不図示の集約器より入力す
る。このメッセージは、図中の矢印が示す向きに流れ、
ネットワークインタフェース３を介して受信する。
【００２０】プロセッシングエレメントの内部に設けた
分配器、及び集約器のスイッチ状態の決定は、例えば自
律的、非同期的に行なう。もちろん、これは集中制御方
式により決定しても良い。また、ネットワークインタフ
ェースなどの資源は、従来のものをそのまま流用しても
良い。
分配器、及び集約器のスイッチ状態の決定は、例えば自
律的、非同期的に行なう。もちろん、これは集中制御方
式により決定しても良い。また、ネットワークインタフ
ェースなどの資源は、従来のものをそのまま流用しても
良い。
【００２１】
【実施例】図３は、ｂｉｎａｒｙ ｎ−ｃｕｂｅ ネット
ワークを示す図である。ここに示す３段結合網の各段に
は、４つのスイッチボックスが設けられている。合計１
２個のスイッチボックス１０〜２１は、一つの部品とし
て３段結合網を形成している。そして、各スイッチボッ
クス１０〜２１は、２入力２出力であるので、この３段
結合網は、８台のプロセッシングエレメント”Ｐ０”
〜”Ｐ７”を互いに接続することが可能である。
ワークを示す図である。ここに示す３段結合網の各段に
は、４つのスイッチボックスが設けられている。合計１
２個のスイッチボックス１０〜２１は、一つの部品とし
て３段結合網を形成している。そして、各スイッチボッ
クス１０〜２１は、２入力２出力であるので、この３段
結合網は、８台のプロセッシングエレメント”Ｐ０”
〜”Ｐ７”を互いに接続することが可能である。
【００２２】図２に示すような２入力２出力のスイッチ
ボックスは、２種類のスイッチ状態をとることができ
る。その第一の状態は、上側の分配器Ｄと上側の集約器
Ｍとを接続状態に、かつ下側の分配器Ｄと下側の集約器
Ｍとを接続状態にするものである。また、第二の状態
は、上側の分配器Ｄと下側の集約器Ｍとを接続状態に、
かつ下側の分配器Ｄと上側の集約器Ｍとを接続状態にす
るものである。
ボックスは、２種類のスイッチ状態をとることができ
る。その第一の状態は、上側の分配器Ｄと上側の集約器
Ｍとを接続状態に、かつ下側の分配器Ｄと下側の集約器
Ｍとを接続状態にするものである。また、第二の状態
は、上側の分配器Ｄと下側の集約器Ｍとを接続状態に、
かつ下側の分配器Ｄと上側の集約器Ｍとを接続状態にす
るものである。
【００２３】図２において、例えば、不図示のプロセッ
シングエレメント”Ｐ０”からプロセッシングエレメン
ト”Ｐ７”へメッセージを送る場合には、３個のスイッ
チボックス１０，１４，２１のスイッチ状態を、すべて
上述した第二の状態となるよう制御する。
シングエレメント”Ｐ０”からプロセッシングエレメン
ト”Ｐ７”へメッセージを送る場合には、３個のスイッ
チボックス１０，１４，２１のスイッチ状態を、すべて
上述した第二の状態となるよう制御する。
【００２４】そうすれば、メッセージは、”Ｐ０out ”
−＞ スイッチボックス１０ −＞スイッチボックス１
４ −＞ スイッチボックス２１ −＞ ”Ｐ７in”を経由
して、プロセッシングエレメント”Ｐ０”からプロセッ
シングエレメント”Ｐ７”へ送られる。
−＞ スイッチボックス１０ −＞スイッチボックス１
４ −＞ スイッチボックス２１ −＞ ”Ｐ７in”を経由
して、プロセッシングエレメント”Ｐ０”からプロセッ
シングエレメント”Ｐ７”へ送られる。
【００２５】図３は、図２と同様の結合網を構成した本
発明の一例を示している。図３に示す各プロセッシング
エレメント２２〜２９は、分配器Ｄと集約器Ｍとを３段
結合したものをその内部に有している。その各分配器Ｄ
は、１入力２出力のものであり、集約器Ｍは２入力１出
力のものである。
発明の一例を示している。図３に示す各プロセッシング
エレメント２２〜２９は、分配器Ｄと集約器Ｍとを３段
結合したものをその内部に有している。その各分配器Ｄ
は、１入力２出力のものであり、集約器Ｍは２入力１出
力のものである。
【００２６】図中、あるプロセッシングエレメントが有
する分配器Ｄの一の出力は、他のプロセッシングエレメ
ントが有する集約器Ｍの一の入力となっている。また、
あるプロセッシングエレメントが有する集約器Ｍの一の
入力は、他のプロセッシングエレメントが有する分配器
Ｄの一の出力となっている。
する分配器Ｄの一の出力は、他のプロセッシングエレメ
ントが有する集約器Ｍの一の入力となっている。また、
あるプロセッシングエレメントが有する集約器Ｍの一の
入力は、他のプロセッシングエレメントが有する分配器
Ｄの一の出力となっている。
【００２７】例えば、プロセッシングエレメント２２”
Ｐ０”からプロセッシングエレメント２９”Ｐ７”へメ
ッセージを送る場合、メッセージは、まずプロセッシン
グエレメント２２”Ｐ０”からプロセッシングエレメン
ト２３”Ｐ１”へ伝えられる。それから、プロセッシン
グエレメント２５”Ｐ３”を経由して、プロセッシング
エレメント２９”Ｐ７”へ送られることになる。
Ｐ０”からプロセッシングエレメント２９”Ｐ７”へメ
ッセージを送る場合、メッセージは、まずプロセッシン
グエレメント２２”Ｐ０”からプロセッシングエレメン
ト２３”Ｐ１”へ伝えられる。それから、プロセッシン
グエレメント２５”Ｐ３”を経由して、プロセッシング
エレメント２９”Ｐ７”へ送られることになる。
【００２８】図４は、オメガネットワークを示す図であ
る。ここに示す３段結合網の各段には、４つのスイッチ
ボックスが設けられている。合計１２個のスイッチボッ
クス３０〜４１は、一つの部品として３段結合網を形成
している。そして、各スイッチボックス３０〜４１は、
２入力２出力であるので、この３段結合網は、８台のプ
ロセッシングエレメント”Ｐ０”〜”Ｐ７”を互いに接
続することが可能である。
る。ここに示す３段結合網の各段には、４つのスイッチ
ボックスが設けられている。合計１２個のスイッチボッ
クス３０〜４１は、一つの部品として３段結合網を形成
している。そして、各スイッチボックス３０〜４１は、
２入力２出力であるので、この３段結合網は、８台のプ
ロセッシングエレメント”Ｐ０”〜”Ｐ７”を互いに接
続することが可能である。
【００２９】図４において、例えば、不図示のプロセッ
シングエレメント”Ｐ０”からプロセッシングエレメン
ト”Ｐ５”へメッセージを送る場合には、３個のスイッ
チボックス３０，３４，３８のスイッチ状態を、以下の
ように制御する。すなわち、スイッチボックス３４を先
に説明した第一の状態に、スイッチボックス３０及びス
イッチボックス３８を第二の状態に制御する。
シングエレメント”Ｐ０”からプロセッシングエレメン
ト”Ｐ５”へメッセージを送る場合には、３個のスイッ
チボックス３０，３４，３８のスイッチ状態を、以下の
ように制御する。すなわち、スイッチボックス３４を先
に説明した第一の状態に、スイッチボックス３０及びス
イッチボックス３８を第二の状態に制御する。
【００３０】そうすれば、メッセージは、”Ｐ０out ”
−＞ スイッチボックス３０ −＞スイッチボックス３
４ −＞ スイッチボックス３８ −＞ ”Ｐ５in”を経由
して、プロセッシングエレメント”Ｐ０”からプロセッ
シングエレメント”Ｐ５”へ送られる。
−＞ スイッチボックス３０ −＞スイッチボックス３
４ −＞ スイッチボックス３８ −＞ ”Ｐ５in”を経由
して、プロセッシングエレメント”Ｐ０”からプロセッ
シングエレメント”Ｐ５”へ送られる。
【００３１】図５は、図４と同様の結合網を構成した本
発明の一例を示している。図５に示す各プロセッシング
エレメント４２〜４９は、分配器Ｄと集約器Ｍとを３段
結合したものをその内部に有している。その各分配器Ｄ
は、１入力２出力のものであり、集約器Ｍは２入力１出
力のものである。
発明の一例を示している。図５に示す各プロセッシング
エレメント４２〜４９は、分配器Ｄと集約器Ｍとを３段
結合したものをその内部に有している。その各分配器Ｄ
は、１入力２出力のものであり、集約器Ｍは２入力１出
力のものである。
【００３２】例えば、プロセッシングエレメント４２”
Ｐ０”からプロセッシングエレメント４７”Ｐ５”へメ
ッセージを送る場合、メッセージは、まずプロセッシン
グエレメント４２”Ｐ０”からプロセッシングエレメン
ト４６”Ｐ４”へ伝えられる。それから、プロセッシン
グエレメント４６”Ｐ４”が有する２段目の分配器及び
集約器を通過して、プロセッシングエレメント４７”Ｐ
５”へ送られることになる。
Ｐ０”からプロセッシングエレメント４７”Ｐ５”へメ
ッセージを送る場合、メッセージは、まずプロセッシン
グエレメント４２”Ｐ０”からプロセッシングエレメン
ト４６”Ｐ４”へ伝えられる。それから、プロセッシン
グエレメント４６”Ｐ４”が有する２段目の分配器及び
集約器を通過して、プロセッシングエレメント４７”Ｐ
５”へ送られることになる。
【００３３】図６は、デルタネットワークを示す図であ
る。ここに示す２段結合網の各段には、４つのスイッチ
ボックスが設けられている。合計８個のスイッチボック
ス５０〜５７は、一つの部品として２段結合網を形成し
ている。そして、各スイッチボックス５０〜５７は、４
入力４出力であるので、この２段結合網は、１６台のプ
ロセッシングエレメント”Ｐ０”〜”Ｐ１５”を互いに
接続することが可能である。
る。ここに示す２段結合網の各段には、４つのスイッチ
ボックスが設けられている。合計８個のスイッチボック
ス５０〜５７は、一つの部品として２段結合網を形成し
ている。そして、各スイッチボックス５０〜５７は、４
入力４出力であるので、この２段結合網は、１６台のプ
ロセッシングエレメント”Ｐ０”〜”Ｐ１５”を互いに
接続することが可能である。
【００３４】図６において、例えば、不図示のプロセッ
シングエレメント”Ｐ０”からプロセッシングエレメン
ト”Ｐ７”へメッセージを送る場合には、２個のスイッ
チボックス５０，５７のスイッチ状態を、以下のように
制御する。すなわち、スイッチボックス５０を、”Ｐ０
out ”からの入力がスイッチボックス５７への出力とな
る状態に制御し、一方のスイッチボックス５７を、スイ
ッチボックス５０からの入力が”Ｐ７in ”への出力と
なる状態に制御する。
シングエレメント”Ｐ０”からプロセッシングエレメン
ト”Ｐ７”へメッセージを送る場合には、２個のスイッ
チボックス５０，５７のスイッチ状態を、以下のように
制御する。すなわち、スイッチボックス５０を、”Ｐ０
out ”からの入力がスイッチボックス５７への出力とな
る状態に制御し、一方のスイッチボックス５７を、スイ
ッチボックス５０からの入力が”Ｐ７in ”への出力と
なる状態に制御する。
【００３５】そうすれば、メッセージは、”Ｐ０out ”
−＞ スイッチボックス５０ −＞スイッチボックス５
７ −＞ ”Ｐ７in”を経由して、プロセッシングエレメ
ント”Ｐ０”からプロセッシングエレメント”Ｐ７”へ
送られる。
−＞ スイッチボックス５０ −＞スイッチボックス５
７ −＞ ”Ｐ７in”を経由して、プロセッシングエレメ
ント”Ｐ０”からプロセッシングエレメント”Ｐ７”へ
送られる。
【００３６】図７は、図６と同様の結合網を構成した本
発明の一例を示している。図７に示す各プロセッシング
エレメント５８〜７３は、分配器と集約器とを２段結合
したものをその内部に有している。その各分配器は、１
入力４出力のものであり、集約器は４入力１出力のもの
である。
発明の一例を示している。図７に示す各プロセッシング
エレメント５８〜７３は、分配器と集約器とを２段結合
したものをその内部に有している。その各分配器は、１
入力４出力のものであり、集約器は４入力１出力のもの
である。
【００３７】図中、あるプロセッシングエレメントが有
する分配器の三つの出力は、他の３種類のプロセッシン
グエレメントが有するそれぞれの集約器の一の入力とな
っている。また、あるプロセッシングエレメントが有す
る集約器の三つの入力は、他の３種類のプロセッシング
エレメントが有するそれぞれの分配器の一の出力となっ
ている。
する分配器の三つの出力は、他の３種類のプロセッシン
グエレメントが有するそれぞれの集約器の一の入力とな
っている。また、あるプロセッシングエレメントが有す
る集約器の三つの入力は、他の３種類のプロセッシング
エレメントが有するそれぞれの分配器の一の出力となっ
ている。
【００３８】例えば、プロセッシングエレメント５８”
Ｐ０”からプロセッシングエレメント６５”Ｐ７”へメ
ッセージを送る場合、メッセージは、まずプロセッシン
グエレメント５８”Ｐ０”からプロセッシングエレメン
ト６１”Ｐ３”へ伝えられる。それから、プロセッシン
グエレメント７０”Ｐ１２”、続いてプロセッシングエ
レメント７１”Ｐ７”を経由して、プロセッシングエレ
メント６５”Ｐ７”へ送られることになる。
Ｐ０”からプロセッシングエレメント６５”Ｐ７”へメ
ッセージを送る場合、メッセージは、まずプロセッシン
グエレメント５８”Ｐ０”からプロセッシングエレメン
ト６１”Ｐ３”へ伝えられる。それから、プロセッシン
グエレメント７０”Ｐ１２”、続いてプロセッシングエ
レメント７１”Ｐ７”を経由して、プロセッシングエレ
メント６５”Ｐ７”へ送られることになる。
【００３９】なお、プロセッシングエレメントの内部に
設けた分配器、集約器の制御方式については、種々のも
のが考えられる。しかし、部品点数の観点からみると、
本願出願人から提案されている「ネットワーク制御方
式」（特開平３−９１３３７）などを用いるのが良いで
あろう。
設けた分配器、集約器の制御方式については、種々のも
のが考えられる。しかし、部品点数の観点からみると、
本願出願人から提案されている「ネットワーク制御方
式」（特開平３−９１３３７）などを用いるのが良いで
あろう。
【００４０】また、プロセッシングエレメントの内部
に、数個の予備の分配器及び集約器を設けておくと、将
来の大規模なプロセッシングエレメントの増設に対し、
柔軟に対応することができることがわかる。例えば、ｂ
ｉｎａｒｙ ｎ−ｃｕｂｅ 結合網やオメガ結合網でｊ個
の予備がある場合、２＾ｊ倍の規模までプロセッシング
エレメントの増設が可能である。
に、数個の予備の分配器及び集約器を設けておくと、将
来の大規模なプロセッシングエレメントの増設に対し、
柔軟に対応することができることがわかる。例えば、ｂ
ｉｎａｒｙ ｎ−ｃｕｂｅ 結合網やオメガ結合網でｊ個
の予備がある場合、２＾ｊ倍の規模までプロセッシング
エレメントの増設が可能である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
プロセッシングエレメントの内部に分配器及び集約器を
設けているので、多段結合網という独立した部品を用い
ることなく、プロセッシングエレメントのみで多段結合
網を構成することができる。従って、拡張性に優れた、
簡素で経済的な並列計算機を構成することができるとい
う効果がある。
プロセッシングエレメントの内部に分配器及び集約器を
設けているので、多段結合網という独立した部品を用い
ることなく、プロセッシングエレメントのみで多段結合
網を構成することができる。従って、拡張性に優れた、
簡素で経済的な並列計算機を構成することができるとい
う効果がある。
【図１】本発明の原理説明図である。
【図２】ｂｉｎａｒｙ ｎ−ｃｕｂｅ ネットワークを示
す図である。
す図である。
【図３】本発明の一実施例を示す図である。
【図４】オメガネットワークを示す図である。
【図５】本発明の他の実施例を示す図である。
【図６】デルタネットワークを示す図である。
【図７】本発明のその他の実施例を示す図である。
【図８】従来の技術を示す図である。
１，２２〜２９，４２〜４９，５８〜７３，８０ プロ
セッシングエレメント ２，８１ ＣＰＵ ３，８２ ネットワークインタフェース ４，８３ バス ５，６ 分配器 ７，８ 集約器 １０〜２１，３０〜４１，５０〜５７，８４ スイッチ
ボックス
セッシングエレメント ２，８１ ＣＰＵ ３，８２ ネットワークインタフェース ４，８３ バス ５，６ 分配器 ７，８ 集約器 １０〜２１，３０〜４１，５０〜５７，８４ スイッチ
ボックス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武 理一郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (7)
- 【請求項１】ｎ入力ｎ出力のスイッチを多段接続する形
式をとる結合網と、この結合網を用いてメッセージの受
け渡しを行なう多数のプロセッシングエレメントとを有
する並列計算機において、 スイッチチング機能を具備する１入力ｎ出力の分配器
と、ｎ入力１出力の集約器とを多段接続し、これをプロ
セッシングエレメント内に設けることを特徴とする多段
結合網実装方式。 - 【請求項２】ｂｉｎａｒｙ ｎ−ｃｕｂｅ 結合網と、こ
の結合網を用いてメッセージの受け渡しを行なうｍ個の
プロセッシングエレメントとを有する並列計算機におい
て、 ｋが、２＾ｋ≧ｍを満足する場合に、１入力２出力の分
配器と、２入力１出力の集約器とをｋ段以上接続したも
のを各プロセッシングエレメントの内部に設け、あるプ
ロセッシングエレメントが具備する一の分配器の一の出
力と、他のプロセッシングエレメントが具備する一の集
約器の一の入力とを互いに接続することを特徴とする多
段結合網実装方式。 - 【請求項３】１入力２出力の分配器であって、通過する
メッセージの数量に従ってスイッチ状態を変化させる手
段を具備するものと、２入力１出力の集約器であって、
通過するメッセージの数量に従ってスイッチ状態を変化
させる手段を具備するものとを設けて、多段結合網を構
成することを特徴とする請求項２記載の多段結合網実装
方式。 - 【請求項４】オメガ結合網と、この結合網を用いてメッ
セージの受け渡しを行なうｍ個のプロセッシングエレメ
ントとを有する並列計算機において、 ｋが、２＾ｋ≧ｍを満足する場合に、１入力２出力の分
配器と、２入力１出力の集約器とをｋ段以上接続したも
のを各プロセッシングエレメントの内部に設け、あるプ
ロセッシングエレメントが具備する一の分配器の一の出
力と、他のプロセッシングエレメントが具備する一の集
約器の一の入力とを互いに接続することを特徴とする多
段結合網実装方式。 - 【請求項５】１入力２出力の分配器であって、通過する
メッセージの数量に従ってスイッチ状態を変化させる手
段を具備するものと、２入力１出力の集約器であって、
通過するメッセージの数量に従ってスイッチ状態を変化
させる手段を具備するものとを設けて、多段結合網を構
成することを特徴とする請求項４記載の多段結合網実装
方式。 - 【請求項６】デルタ結合網と、この結合網を用いてメッ
セージの受け渡しを行なうｍ個のプロセッシングエレメ
ントとを有する並列計算機において、 ｋが、４＾ｋ≧ｍを満足する場合に、１入力４出力の分
配器と、４入力１出力の集約器とをｋ段以上接続したも
のを各プロセッシングエレメントの内部に設け、あるプ
ロセッシングエレメントが具備する一の分配器の少なく
とも一の出力と、他のプロセッシングエレメントが具備
する一の集約器の一の入力とを互いに接続することを特
徴とする多段結合網実装方式。 - 【請求項７】１入力４出力の分配器であって、通過する
メッセージの数量に従ってスイッチ状態を変化させる手
段を具備するものと、４入力１出力の集約器であって、
通過するメッセージの数量に従ってスイッチ状態を変化
させる手段を具備するものとを設けて、多段結合網を構
成することを特徴とする請求項６記載の多段結合網実装
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112870A JPH05307533A (ja) | 1992-05-01 | 1992-05-01 | 多段結合網実装方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4112870A JPH05307533A (ja) | 1992-05-01 | 1992-05-01 | 多段結合網実装方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307533A true JPH05307533A (ja) | 1993-11-19 |
Family
ID=14597592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4112870A Withdrawn JPH05307533A (ja) | 1992-05-01 | 1992-05-01 | 多段結合網実装方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745779A (en) * | 1993-12-28 | 1998-04-28 | Fujitsu Limited | Network subsystem for parallel processor system and network system for parallel processor system |
-
1992
- 1992-05-01 JP JP4112870A patent/JPH05307533A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745779A (en) * | 1993-12-28 | 1998-04-28 | Fujitsu Limited | Network subsystem for parallel processor system and network system for parallel processor system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |