JPH05307192A - アクティブマトリクス基板の検査方法及び検査装置 - Google Patents
アクティブマトリクス基板の検査方法及び検査装置Info
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- JPH05307192A JPH05307192A JP11052592A JP11052592A JPH05307192A JP H05307192 A JPH05307192 A JP H05307192A JP 11052592 A JP11052592 A JP 11052592A JP 11052592 A JP11052592 A JP 11052592A JP H05307192 A JPH05307192 A JP H05307192A
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Abstract
(57)【要約】
【目的】 Ｃｓ ｏｎ Ｇａｔｅ構造パネルに使用され
るアクティブマトリクス基板におけるＴＦＴ欠陥を、実
際の駆動を行うゲートドライバーＩＣを実装する前に検
出できるようにする。 【構成】 ゲートバスライン１の上から奇数番目のもの
の総てをショートリング１２で短絡させると共に、偶数
番目のものの総てをショートリング１３で短絡させ、絵
素電極４を挟む両側のゲートバスライン１に同時に絵素
書き込み信号が与えられないように、ショートリング１
２、１３毎にタイミングをずらして印加するので、ＴＦ
Ｔ３に電位差が生じる。これにより、実際の駆動を行う
ゲートドライバーＩＣが存在しない状態でも、ＴＦＴ３
を駆動させることが可能となる。
るアクティブマトリクス基板におけるＴＦＴ欠陥を、実
際の駆動を行うゲートドライバーＩＣを実装する前に検
出できるようにする。 【構成】 ゲートバスライン１の上から奇数番目のもの
の総てをショートリング１２で短絡させると共に、偶数
番目のものの総てをショートリング１３で短絡させ、絵
素電極４を挟む両側のゲートバスライン１に同時に絵素
書き込み信号が与えられないように、ショートリング１
２、１３毎にタイミングをずらして印加するので、ＴＦ
Ｔ３に電位差が生じる。これにより、実際の駆動を行う
ゲートドライバーＩＣが存在しない状態でも、ＴＦＴ３
を駆動させることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶等の表示媒体と組
み合わして使用され、表示装置を構成するアクティブマ
トリクス基板の検査方法及び検査装置に関する。
み合わして使用され、表示装置を構成するアクティブマ
トリクス基板の検査方法及び検査装置に関する。
【０００２】
【従来の技術】上記表示装置として、絶縁性基板上に絵
素電極をマトリクス状に配し、絵素電極を独立して駆動
するアクティブマトリクス駆動方式が知られている。こ
のアクティブマトリクス駆動方式は、液晶などを用いた
表示装置、例えば液晶テレビジョン、ワードプロセッ
サ、コンピュータの端末表示装置等に実用化されてい
る。また、絵素電極を選択駆動するスイッチング素子と
しては、ＴＦＴ（薄膜トランジスタ）素子、ＭＩＭ（金
属−絶縁層−金属）素子、ＭＯＳトランジスタ素子、ダ
イオード、バリスタ等が一般に知られている。
素電極をマトリクス状に配し、絵素電極を独立して駆動
するアクティブマトリクス駆動方式が知られている。こ
のアクティブマトリクス駆動方式は、液晶などを用いた
表示装置、例えば液晶テレビジョン、ワードプロセッ
サ、コンピュータの端末表示装置等に実用化されてい
る。また、絵素電極を選択駆動するスイッチング素子と
しては、ＴＦＴ（薄膜トランジスタ）素子、ＭＩＭ（金
属−絶縁層−金属）素子、ＭＯＳトランジスタ素子、ダ
イオード、バリスタ等が一般に知られている。
【０００３】図７にＴＦＴをスイッチング素子として用
いたアクティブマトリクス表示装置の概略の回路図を示
す。この表示装置は、図示しない液晶層を挟んでアクテ
ィブマトリクス基板と対向基板とを有する。アクティブ
マトリクス基板は、走査線として機能するゲートバスラ
イン１が多数平行に配線されていると共に、信号線とし
て機能するソースバスライン２が該ゲートバスライン１
に直交して複数本配線されており、両ライン１、２の交
差する部分の近傍にはＴＦＴ３が配設され、このＴＦＴ
３には絵素電極４が接続されている。絵素電極４は、こ
の図示例では上側のものから下側ものに駆動信号が与え
られるようになっており、絵素電極４は付加容量（Ｃ
ｓ）６の一方の電極を構成し、付加容量６の他方の電極
は次に駆動される絵素電極１４が接続された走査線７に
接続されている。
いたアクティブマトリクス表示装置の概略の回路図を示
す。この表示装置は、図示しない液晶層を挟んでアクテ
ィブマトリクス基板と対向基板とを有する。アクティブ
マトリクス基板は、走査線として機能するゲートバスラ
イン１が多数平行に配線されていると共に、信号線とし
て機能するソースバスライン２が該ゲートバスライン１
に直交して複数本配線されており、両ライン１、２の交
差する部分の近傍にはＴＦＴ３が配設され、このＴＦＴ
３には絵素電極４が接続されている。絵素電極４は、こ
の図示例では上側のものから下側ものに駆動信号が与え
られるようになっており、絵素電極４は付加容量（Ｃ
ｓ）６の一方の電極を構成し、付加容量６の他方の電極
は次に駆動される絵素電極１４が接続された走査線７に
接続されている。
【０００４】上記アクティブマトリクス基板に、上述し
た液晶層を挟むように対向基板を対向配設すると、対向
基板に形成した対向電極５と、アクティブマトリクス基
板側の絵素電極４との間に絵素容量が形成される。
た液晶層を挟むように対向基板を対向配設すると、対向
基板に形成した対向電極５と、アクティブマトリクス基
板側の絵素電極４との間に絵素容量が形成される。
【０００５】このように構成されたアクティブマトリク
ス表示装置は、絵素容量以外に付加容量（Ｃｓ）を有す
るため、Ｃｓ ｏｎ Ｇａｔｅ構造パネルと称される。
この構造パネルにおいて、走査線・信号線の断線、走査
線と信号線のショート、絵素を駆動するための薄膜トラ
ンジスタの特性不良による絵素欠陥等の欠陥検査は、従
来、直流駆動検査が用いられている。この直流駆動検査
は、図７に示すように、対向電極５をアース９に接地す
ると共に、ゲートバスライン１の全数もしくは一部分
に、例えば約−１５Ｖ〜＋１５Ｖの直流電圧１０を可変
させる状態で、ソースバスライン２の全数もしくは一部
分に矩形波の検査信号８を印加することにより行ってい
る。矩形波の検査信号８としては、例えば振幅が約±１
Ｖ〜±８Ｖ、周期が約１０μｓｅｃ〜３０ｍｓｅｃのも
のを使用している。
ス表示装置は、絵素容量以外に付加容量（Ｃｓ）を有す
るため、Ｃｓ ｏｎ Ｇａｔｅ構造パネルと称される。
この構造パネルにおいて、走査線・信号線の断線、走査
線と信号線のショート、絵素を駆動するための薄膜トラ
ンジスタの特性不良による絵素欠陥等の欠陥検査は、従
来、直流駆動検査が用いられている。この直流駆動検査
は、図７に示すように、対向電極５をアース９に接地す
ると共に、ゲートバスライン１の全数もしくは一部分
に、例えば約−１５Ｖ〜＋１５Ｖの直流電圧１０を可変
させる状態で、ソースバスライン２の全数もしくは一部
分に矩形波の検査信号８を印加することにより行ってい
る。矩形波の検査信号８としては、例えば振幅が約±１
Ｖ〜±８Ｖ、周期が約１０μｓｅｃ〜３０ｍｓｅｃのも
のを使用している。
【０００６】
【発明が解決しようとする課題】しかし、Ｃｓ ｏｎ
Ｇａｔｅ構造のパネルの場合、付加容量６の一方が絵素
電極４やＴＦＴのドレイン電極に接続され、付加容量６
の他方が次の駆動信号が与えられるゲートバスライン７
に接続されているため、ゲートバスライン１を介してＴ
ＦＴ３をＯＮするためのプラスの直流電圧を印加して
も、次のゲートバスライン７側の付加容量６の電位も同
じようにプラスになるため、付加容量６の両側の電位が
等しくなってＴＦＴ３を完全にＯＮにすることができな
い。従って、ソースバスライン２及びゲートバスライン
１における断線検査や、ソースバスライン２とゲートバ
スライン１との間でのショート欠陥の検査を行うことは
できるものの、上述したようにＴＦＴ３を完全にＯＮに
することができないため、ＴＦＴの特性不良等による絵
素欠陥に対しては検査できず、この検査を行おうとする
と実際の駆動を行うゲートドライバーＩＣを実装するま
で待たなければならなかった。
Ｇａｔｅ構造のパネルの場合、付加容量６の一方が絵素
電極４やＴＦＴのドレイン電極に接続され、付加容量６
の他方が次の駆動信号が与えられるゲートバスライン７
に接続されているため、ゲートバスライン１を介してＴ
ＦＴ３をＯＮするためのプラスの直流電圧を印加して
も、次のゲートバスライン７側の付加容量６の電位も同
じようにプラスになるため、付加容量６の両側の電位が
等しくなってＴＦＴ３を完全にＯＮにすることができな
い。従って、ソースバスライン２及びゲートバスライン
１における断線検査や、ソースバスライン２とゲートバ
スライン１との間でのショート欠陥の検査を行うことは
できるものの、上述したようにＴＦＴ３を完全にＯＮに
することができないため、ＴＦＴの特性不良等による絵
素欠陥に対しては検査できず、この検査を行おうとする
と実際の駆動を行うゲートドライバーＩＣを実装するま
で待たなければならなかった。
【０００７】本発明は、このような問題点を解決するも
のであり、Ｃｓ ｏｎ Ｇａｔｅ構造パネルに使用され
るアクティブマトリクス基板におけるＴＦＴ欠陥を、実
際の駆動を行うゲートドライバーＩＣを実装する前に検
出できるアクティブマトリクス基板の検査方法及び検査
装置を提供することを目的とする。
のであり、Ｃｓ ｏｎ Ｇａｔｅ構造パネルに使用され
るアクティブマトリクス基板におけるＴＦＴ欠陥を、実
際の駆動を行うゲートドライバーＩＣを実装する前に検
出できるアクティブマトリクス基板の検査方法及び検査
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明のアクティブマト
リクス基板の検査方法は、絶縁性基板上に複数の走査線
及び信号線が交差する状態で縦横に配線され、該走査線
と該信号線とで囲まれた領域に絵素電極が形成されてい
ると共に、該走査線と該信号線との交差部近傍に該絵素
電極を駆動するスイッチング素子が配置されており、該
絵素電極に接続すると共に、該絵素電極を挟む２つの走
査線のうちの該スイッチング素子を介して接続されてい
ない走査線に接続して付加容量が設けられたアクティブ
マトリクス基板の検査方法であって、該絵素電極に対し
て間に液晶層を介装し対向電極を対向配設すると共に、
該走査線の１本おき又は複数本おきに、該当する走査線
同士を２以上のショートリングにより短絡させる工程
と、該ショートリングを介して走査線に与える絵素書き
込み信号を、該絵素電極を挟む両側の走査線に同時に絵
素書き込み信号が与えられないようショートリング毎に
タイミングをずらして印加する工程と、を行うので、そ
のことにより上記目的が達成される。
リクス基板の検査方法は、絶縁性基板上に複数の走査線
及び信号線が交差する状態で縦横に配線され、該走査線
と該信号線とで囲まれた領域に絵素電極が形成されてい
ると共に、該走査線と該信号線との交差部近傍に該絵素
電極を駆動するスイッチング素子が配置されており、該
絵素電極に接続すると共に、該絵素電極を挟む２つの走
査線のうちの該スイッチング素子を介して接続されてい
ない走査線に接続して付加容量が設けられたアクティブ
マトリクス基板の検査方法であって、該絵素電極に対し
て間に液晶層を介装し対向電極を対向配設すると共に、
該走査線の１本おき又は複数本おきに、該当する走査線
同士を２以上のショートリングにより短絡させる工程
と、該ショートリングを介して走査線に与える絵素書き
込み信号を、該絵素電極を挟む両側の走査線に同時に絵
素書き込み信号が与えられないようショートリング毎に
タイミングをずらして印加する工程と、を行うので、そ
のことにより上記目的が達成される。
【０００９】本発明のアクティブマトリクス基板の検査
装置は、絶縁性基板上に複数の走査線及び信号線が交差
する状態で縦横に配線され、該走査線と該信号線とで囲
まれた領域に絵素電極が形成されていると共に、該走査
線と該信号線との交差部近傍に該絵素電極を駆動するス
イッチング素子が配置されており、該絵素電極に接続す
ると共に、該絵素電極を挟む２つの走査線のうちの該ス
イッチング素子を介して接続されていない走査線に接続
して付加容量が設けられたアクティブマトリクス基板の
検査方法であって、該絵素電極に対し間に液晶層を挟ん
で対向配設される対向電極と、該液晶層とが設けられて
いると共に、該走査線の１本おき又は複数本おきに、該
当する走査線同士を短絡させる２以上のショートリング
が形成された検査治具と、該検査治具の該ショートリン
グを介して走査線に与える絵素書き込み信号を、該絵素
電極を挟む両側の走査線に同時に絵素書き込み信号が与
えられないようショートリング毎にタイミングをずらし
て印加する手段と、を備えており、そのことにより上記
目的が達成される。
装置は、絶縁性基板上に複数の走査線及び信号線が交差
する状態で縦横に配線され、該走査線と該信号線とで囲
まれた領域に絵素電極が形成されていると共に、該走査
線と該信号線との交差部近傍に該絵素電極を駆動するス
イッチング素子が配置されており、該絵素電極に接続す
ると共に、該絵素電極を挟む２つの走査線のうちの該ス
イッチング素子を介して接続されていない走査線に接続
して付加容量が設けられたアクティブマトリクス基板の
検査方法であって、該絵素電極に対し間に液晶層を挟ん
で対向配設される対向電極と、該液晶層とが設けられて
いると共に、該走査線の１本おき又は複数本おきに、該
当する走査線同士を短絡させる２以上のショートリング
が形成された検査治具と、該検査治具の該ショートリン
グを介して走査線に与える絵素書き込み信号を、該絵素
電極を挟む両側の走査線に同時に絵素書き込み信号が与
えられないようショートリング毎にタイミングをずらし
て印加する手段と、を備えており、そのことにより上記
目的が達成される。
【００１０】
【作用】本発明にあっては、該絵素電極を挟む両側の走
査線に同時に絵素書き込み信号が与えられないように、
ショートリング毎にタイミングをずらして印加するの
で、ＴＦＴに電位差が生じる。これにより、実際の駆動
を行うゲートドライバーＩＣが存在しない状態でも、Ｔ
ＦＴを駆動させることが可能となる。
査線に同時に絵素書き込み信号が与えられないように、
ショートリング毎にタイミングをずらして印加するの
で、ＴＦＴに電位差が生じる。これにより、実際の駆動
を行うゲートドライバーＩＣが存在しない状態でも、Ｔ
ＦＴを駆動させることが可能となる。
【００１１】
【実施例】本発明の実施例について以下に説明する。
【００１２】図１に本発明に係るアクティブマトリクス
基板の検査方法を適用するアクティブマトリクス基板を
示す平面図であり、図２はそのアクティブマトリクス基
板の一部を拡大して示す平面図である。このアクティブ
マトリクス基板は、走査線として機能するゲートバスラ
イン１が多数平行に配線されていると共に、信号線とし
て機能するソースバスライン２が該ゲートバスライン１
に直交して複数本配線されており、両ライン１、２の交
差する部分の近傍にはＴＦＴ３が配設されている。
基板の検査方法を適用するアクティブマトリクス基板を
示す平面図であり、図２はそのアクティブマトリクス基
板の一部を拡大して示す平面図である。このアクティブ
マトリクス基板は、走査線として機能するゲートバスラ
イン１が多数平行に配線されていると共に、信号線とし
て機能するソースバスライン２が該ゲートバスライン１
に直交して複数本配線されており、両ライン１、２の交
差する部分の近傍にはＴＦＴ３が配設されている。
【００１３】このＴＦＴ３には絵素電極４が接続されて
いる。絵素電極４は、この図示例では上側のものから下
側ものに駆動信号が与えられるようになっており、絵素
電極４は付加容量６の一方の電極を構成し、付加容量６
の他方の電極は次に駆動される絵素電極１４が接続され
たゲートバスライン１に接続されている。
いる。絵素電極４は、この図示例では上側のものから下
側ものに駆動信号が与えられるようになっており、絵素
電極４は付加容量６の一方の電極を構成し、付加容量６
の他方の電極は次に駆動される絵素電極１４が接続され
たゲートバスライン１に接続されている。
【００１４】一方、このアクティブマトリクス基板を検
査するための検査装置は、ゲートバスライン１の上から
奇数番目に相当する総てのものに接続されるショートリ
ング１２および、ゲートバスライン１の上から偶数番目
に相当する総てのものに接続されるショートリング１３
が形成された検査治具（図示せず）と、このショートリ
ング１２、１３に検査信号を与える検査信号発生回路
（図３参照）とを備え、更に検査治具には、ショートリ
ング１２、１３の他に、液晶層と対向電極とが設けられ
ている。
査するための検査装置は、ゲートバスライン１の上から
奇数番目に相当する総てのものに接続されるショートリ
ング１２および、ゲートバスライン１の上から偶数番目
に相当する総てのものに接続されるショートリング１３
が形成された検査治具（図示せず）と、このショートリ
ング１２、１３に検査信号を与える検査信号発生回路
（図３参照）とを備え、更に検査治具には、ショートリ
ング１２、１３の他に、液晶層と対向電極とが設けられ
ている。
【００１５】上記検査治具をアクティブマトリクス基板
の上に載置して、液晶層を挟んで対向電極と絵素電極と
が対向するようにすると、対向する絵素電極と対向電極
との間で絵素容量が形成される。また、その状態を保持
したまま検査信号発生回路を作動させると、検査信号発
生回路から信号Ｃ、ＤおよびＥがそれぞれショートリン
グ１２、１３およびソースバスライン２に供給される。
の上に載置して、液晶層を挟んで対向電極と絵素電極と
が対向するようにすると、対向する絵素電極と対向電極
との間で絵素容量が形成される。また、その状態を保持
したまま検査信号発生回路を作動させると、検査信号発
生回路から信号Ｃ、ＤおよびＥがそれぞれショートリン
グ１２、１３およびソースバスライン２に供給される。
【００１６】検査信号発生回路は、図３に示すように構
成され、基準発振回路２１と、この基準発振回路２１か
ら発振された信号を受ける分周回路２２と、分周回路２
２にて分周された信号をそれぞれ入力するゲート波形発
振回路２３と、第２分周回路２４と、ゲート波形発振回
路２３を入力する２つのバッファアンプ２５、２６と、
第２分周回路２４からの信号を入力するバッファアンプ
２７とから構成されている。
成され、基準発振回路２１と、この基準発振回路２１か
ら発振された信号を受ける分周回路２２と、分周回路２
２にて分周された信号をそれぞれ入力するゲート波形発
振回路２３と、第２分周回路２４と、ゲート波形発振回
路２３を入力する２つのバッファアンプ２５、２６と、
第２分周回路２４からの信号を入力するバッファアンプ
２７とから構成されている。
【００１７】かかる検査信号発生回路において、基準発
振回路２１は、図４（ａ）に示す矩形波で振動する信号
を出力する。この信号を入力した分周回路２２は、図４
（ｂ）に示すように周波数が小さくされた信号をゲート
波形発振回路２３および第２分周回路２４に出力する。
第２分周回路２４は、更に入力信号の周波数を１／２に
した信号をバッファアンプ２７に与え、バッファアンプ
２７にて増幅された信号をソースバスライン２に出力す
る。一方、ゲート波形発振回路２３は、分周回路２２か
ら入力した信号に基づいて２つの異なるタイミングでオ
ンとなる信号を発生し、一方の信号をバッファアンプ２
５に、他方の信号をバッファアンプ２６に出力する。バ
ッファアンプ２５は入力信号を増幅して、図４（ｃ）に
示す信号をショートリング１２に出力し、バッファアン
プ２６は入力信号を増幅して、図４（ｄ）に示す信号を
ショートリング１３に出力する。
振回路２１は、図４（ａ）に示す矩形波で振動する信号
を出力する。この信号を入力した分周回路２２は、図４
（ｂ）に示すように周波数が小さくされた信号をゲート
波形発振回路２３および第２分周回路２４に出力する。
第２分周回路２４は、更に入力信号の周波数を１／２に
した信号をバッファアンプ２７に与え、バッファアンプ
２７にて増幅された信号をソースバスライン２に出力す
る。一方、ゲート波形発振回路２３は、分周回路２２か
ら入力した信号に基づいて２つの異なるタイミングでオ
ンとなる信号を発生し、一方の信号をバッファアンプ２
５に、他方の信号をバッファアンプ２６に出力する。バ
ッファアンプ２５は入力信号を増幅して、図４（ｃ）に
示す信号をショートリング１２に出力し、バッファアン
プ２６は入力信号を増幅して、図４（ｄ）に示す信号を
ショートリング１３に出力する。
【００１８】上述した本実施例の検査装置によるアクテ
ィブマトリクス基板の検査方法について説明する。ま
ず、アクティブマトリクス基板の上に、予め液晶層、対
向電極及びショートリング１２、１３が形成された検査
治具を載置する。これにより、アクティブマトリクス基
板の絵素電極と対向電極との間で絵素容量が形成され、
かつ、ゲートバスライン１の上から奇数番目に相当する
総てのものがショートリング１２で短絡され、またゲー
トバスライン１の上から偶数番目に相当する総てのもの
がショートリング１３で短絡される。なお、検査治具に
設けた対向電極は、予め接地しておくか、或はアクティ
ブマトリクス基板の上に載置した後に接地する。
ィブマトリクス基板の検査方法について説明する。ま
ず、アクティブマトリクス基板の上に、予め液晶層、対
向電極及びショートリング１２、１３が形成された検査
治具を載置する。これにより、アクティブマトリクス基
板の絵素電極と対向電極との間で絵素容量が形成され、
かつ、ゲートバスライン１の上から奇数番目に相当する
総てのものがショートリング１２で短絡され、またゲー
トバスライン１の上から偶数番目に相当する総てのもの
がショートリング１３で短絡される。なお、検査治具に
設けた対向電極は、予め接地しておくか、或はアクティ
ブマトリクス基板の上に載置した後に接地する。
【００１９】次いで、そのショートリング１２、１３に
検査信号発生回路から上述した異なるタイミングで検査
用の絵素書き込み電圧Ｃ、Ｄを与える。このとき、絵素
書き込み電圧Ｃ、Ｄは、絵素電極４を挟んで存在する上
流側と下流側のゲートバスライン１の２つに与えられる
タイミングが異なるため、ＴＦＴ３の入出力端子間の電
位に差が生じ、これによりＴＦＴ３が駆動される状態と
なる。なお、絵素書き込み電圧がオンとなる時間は、例
えば１５〜１００μｓｅｃが選ばれる。
検査信号発生回路から上述した異なるタイミングで検査
用の絵素書き込み電圧Ｃ、Ｄを与える。このとき、絵素
書き込み電圧Ｃ、Ｄは、絵素電極４を挟んで存在する上
流側と下流側のゲートバスライン１の２つに与えられる
タイミングが異なるため、ＴＦＴ３の入出力端子間の電
位に差が生じ、これによりＴＦＴ３が駆動される状態と
なる。なお、絵素書き込み電圧がオンとなる時間は、例
えば１５〜１００μｓｅｃが選ばれる。
【００２０】したがって、本発明による場合は、このよ
うなタイミングのゲート信号を印加するので、Ｃｓ ｏ
ｎ Ｇａｔｅ構造のパネルのように、付加容量６の一方
がＴＦＴ３のドレイン電極や絵素電極４に、他方が次の
タイミングで信号が与えられるゲートバスライン１に接
続された構成において、ＴＦＴ３をＯＮするためのプラ
スの絵素書き込み電圧を印加しても、次のタイミングで
信号が与えられるゲートバスライン１側の付加容量６の
電位は、実駆動の時と同様にマイナスの電位のままであ
るため、ＴＦＴ３を完全にＯＮすることができる。この
ため、ソースバスライン２やゲートバスライン１の断
線、ソースバスライン２とゲートバスライン１とが短絡
したショート欠陥を検出ができるだけでなく、ＴＦＴ３
の特性不良等による絵素欠陥も、実際の駆動を行うゲー
トドライバーＩＣを実装するまでもなく検出することが
できる。
うなタイミングのゲート信号を印加するので、Ｃｓ ｏ
ｎ Ｇａｔｅ構造のパネルのように、付加容量６の一方
がＴＦＴ３のドレイン電極や絵素電極４に、他方が次の
タイミングで信号が与えられるゲートバスライン１に接
続された構成において、ＴＦＴ３をＯＮするためのプラ
スの絵素書き込み電圧を印加しても、次のタイミングで
信号が与えられるゲートバスライン１側の付加容量６の
電位は、実駆動の時と同様にマイナスの電位のままであ
るため、ＴＦＴ３を完全にＯＮすることができる。この
ため、ソースバスライン２やゲートバスライン１の断
線、ソースバスライン２とゲートバスライン１とが短絡
したショート欠陥を検出ができるだけでなく、ＴＦＴ３
の特性不良等による絵素欠陥も、実際の駆動を行うゲー
トドライバーＩＣを実装するまでもなく検出することが
できる。
【００２１】なお、上記実施例ではゲートバスライン１
の奇数番目と偶数番目とに分け、奇数番目の走査線の総
てと偶数番目の走査線の総てとを２つのショートリング
で短絡させるようにしているが、本発明はこれに限ら
ず、ゲートバスラインの複数本おきにショートリングで
短絡させると共に、残りのゲートバスラインについても
同様に複数本おきにショートリングで短絡させる構成と
なし、隣合うゲートバスラインには同時に絵素書き込み
電圧が印加されない状態で、各ショートリングに駆動信
号を印加するようにしてもよい。
の奇数番目と偶数番目とに分け、奇数番目の走査線の総
てと偶数番目の走査線の総てとを２つのショートリング
で短絡させるようにしているが、本発明はこれに限ら
ず、ゲートバスラインの複数本おきにショートリングで
短絡させると共に、残りのゲートバスラインについても
同様に複数本おきにショートリングで短絡させる構成と
なし、隣合うゲートバスラインには同時に絵素書き込み
電圧が印加されない状態で、各ショートリングに駆動信
号を印加するようにしてもよい。
【００２２】例えば、図５に示すように、ゲートバスラ
イン１の総てを２本おきにショートリング３１、３２、
３３で短絡させると共に、各ショートリング３１、３
２、３３に図６に示す絵素書き込み電圧Ｆ、Ｇ、Ｈを印
加し、信号Ｉをソースバスラインに印加するようにして
もよい。ショートリングを４本以上設ける場合も同様に
行えばよい。
イン１の総てを２本おきにショートリング３１、３２、
３３で短絡させると共に、各ショートリング３１、３
２、３３に図６に示す絵素書き込み電圧Ｆ、Ｇ、Ｈを印
加し、信号Ｉをソースバスラインに印加するようにして
もよい。ショートリングを４本以上設ける場合も同様に
行えばよい。
【００２３】
【発明の効果】本発明による場合には、Ｃｓ ｏｎ Ｇ
ａｔｅ構造のパネルにおいて、今まで実際の駆動を行う
ゲートドライバーＩＣを実装するまで検出することがで
きなかったＴＦＴの特性不良等による絵素欠陥も検出で
きる。
ａｔｅ構造のパネルにおいて、今まで実際の駆動を行う
ゲートドライバーＩＣを実装するまで検出することがで
きなかったＴＦＴの特性不良等による絵素欠陥も検出で
きる。
【図１】本実施例の検査方法を適用するアクティブマト
リクス表示装置を示す平面図である。
リクス表示装置を示す平面図である。
【図２】図１のアクティブマトリクス表示装置を拡大し
て示す平面図である。
て示す平面図である。
【図３】本実施例の検査装置に備わった検査信号発生回
路を示すブロック図である。
路を示すブロック図である。
【図４】図３の検査信号発生回路の各位置における信号
波形図である。
波形図である。
【図５】本発明の他の実施例に係るアクティブマトリク
ス基板の検査方法の説明図である。
ス基板の検査方法の説明図である。
【図６】図５のアクティブマトリクス基板の検査に用い
る信号波形例を示す。
る信号波形例を示す。
【図７】従来のアクティブマトリクス基板の検査状態を
示す平面図である。
示す平面図である。
【図８】図７のアクティブマトリクス基板の検査に用い
る信号波形例を示す。
る信号波形例を示す。
１ ゲートバスライン ２ ソースバスライン ３ ＴＦＴ ４ 絵素電極 ５ 対向電極 ６ 付加容量 １２ ショートリング １３ ショートリング ２１ 基準発振回路 ２２ 分周回路 ２３ ゲート波形発振回路 ２４ 第２分周回路 ２５ バッファアンプ ２６ バッファアンプ ２７ バッファアンプ ３１ ショートリング ３２ ショートリング ３３ ショートリング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸本 英治 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 金森 謙 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】 絶縁性基板上に複数の走査線及び信号線
が交差する状態で縦横に配線され、該走査線と該信号線
とで囲まれた領域に絵素電極が形成されていると共に、
該走査線と該信号線との交差部近傍に該絵素電極を駆動
するスイッチング素子が配置されており、該絵素電極に
接続すると共に、該絵素電極を挟む２つの走査線のうち
の該スイッチング素子を介して接続されていない走査線
に接続して付加容量が設けられたアクティブマトリクス
基板の検査方法であって、 該絵素電極に対して間に液晶層を介装し対向電極を対向
配設すると共に、該走査線の１本おき又は複数本おき
に、該当する走査線同士を２以上のショートリングによ
り短絡させる工程と、 該ショートリングを介して走査線に与える絵素書き込み
信号を、該絵素電極を挟む両側の走査線に同時に絵素書
き込み信号が与えられないようショートリング毎にタイ
ミングをずらして印加する工程と、 を行うアクティブマトリクス基板の検査方法。 - 【請求項２】 絶縁性基板上に複数の走査線及び信号線
が交差する状態で縦横に配線され、該走査線と該信号線
とで囲まれた領域に絵素電極が形成されていると共に、
該走査線と該信号線との交差部近傍に該絵素電極を駆動
するスイッチング素子が配置されており、該絵素電極に
接続すると共に、該絵素電極を挟む２つの走査線のうち
の該スイッチング素子を介して接続されていない走査線
に接続して付加容量が設けられたアクティブマトリクス
基板の検査方法であって、 該絵素電極に対し間に液晶層を挟んで対向配設される対
向電極と、該液晶層とが設けられていると共に、該走査
線の１本おき又は複数本おきに、該当する走査線同士を
短絡させる２以上のショートリングが形成された検査治
具と、 該検査治具の該ショートリングを介して走査線に与える
絵素書き込み信号を、該絵素電極を挟む両側の走査線に
同時に絵素書き込み信号が与えられないようショートリ
ング毎にタイミングをずらして印加する手段と、 を備えたアクティブマトリクス基板の検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052592A JP2758105B2 (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス基板の検査方法及び検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052592A JP2758105B2 (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス基板の検査方法及び検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307192A true JPH05307192A (ja) | 1993-11-19 |
| JP2758105B2 JP2758105B2 (ja) | 1998-05-28 |
Family
ID=14538019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11052592A Expired - Fee Related JP2758105B2 (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス基板の検査方法及び検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758105B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002090424A (ja) * | 2000-09-14 | 2002-03-27 | Toshiba Corp | マトリクスアレイ基板 |
| US6882378B2 (en) | 1998-03-27 | 2005-04-19 | Sharp Kabushiki Kaisha | Active-matrix-type liquid crystal display panel and method of inspecting the same |
| US7298165B2 (en) | 2006-01-20 | 2007-11-20 | Chunghwa Picture Tubes, Ltd. | Active device array substrate, liquid crystal display panel and examining methods thereof |
| CN100430972C (zh) * | 2002-04-16 | 2008-11-05 | 精工爱普生株式会社 | 图像信号提供电路以及电光面板 |
| JPWO2010010750A1 (ja) * | 2008-07-23 | 2012-01-05 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102308202B (zh) * | 2009-02-04 | 2014-07-09 | 株式会社岛津制作所 | Tft阵列检查方法以及tft阵列检查装置 |
-
1992
- 1992-04-28 JP JP11052592A patent/JP2758105B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882378B2 (en) | 1998-03-27 | 2005-04-19 | Sharp Kabushiki Kaisha | Active-matrix-type liquid crystal display panel and method of inspecting the same |
| JP2002090424A (ja) * | 2000-09-14 | 2002-03-27 | Toshiba Corp | マトリクスアレイ基板 |
| CN100430972C (zh) * | 2002-04-16 | 2008-11-05 | 精工爱普生株式会社 | 图像信号提供电路以及电光面板 |
| US7298165B2 (en) | 2006-01-20 | 2007-11-20 | Chunghwa Picture Tubes, Ltd. | Active device array substrate, liquid crystal display panel and examining methods thereof |
| JPWO2010010750A1 (ja) * | 2008-07-23 | 2012-01-05 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
| JP4982609B2 (ja) * | 2008-07-23 | 2012-07-25 | シャープ株式会社 | アクティブマトリクス基板、表示装置、アクティブマトリクス基板の検査方法、および表示装置の検査方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758105B2 (ja) | 1998-05-28 |
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