JPH05304251A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH05304251A
JPH05304251A JP4107697A JP10769792A JPH05304251A JP H05304251 A JPH05304251 A JP H05304251A JP 4107697 A JP4107697 A JP 4107697A JP 10769792 A JP10769792 A JP 10769792A JP H05304251 A JPH05304251 A JP H05304251A
Authority
JP
Japan
Prior art keywords
film
capacitor
semiconductor device
insulating film
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4107697A
Other languages
Japanese (ja)
Inventor
Tatsuya Sugimachi
達也 杉町
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP4107697A priority Critical patent/JPH05304251A/en
Publication of JPH05304251A publication Critical patent/JPH05304251A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To provide a semiconductor device in which a capacitor dielectric film is protected against degradation of withstanding voltage and capacity is increased by entirely making thin the capacitor insulation film. CONSTITUTION:The semiconductor device includes a capacitor formed by depositing a capacitor dielectric film 18 on a capacitor lower electrode 17 and then providing a capacitor upper electrode 22 of aluminum or aluminum alloy thereon. The capacitor dielectric film 18 has multilayer structure composed of three or more layers 19, 20, 21 in which the intermediate layer 20 is composed of a film less reactive to aluminum than the uppermost layer 21 which is composed of a film having selectivity in the etching of the intermediate layer 20.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置に係り、詳
しくは上部にAl等の金属電極が形成されたキャパシタ
を有するLSIに適用することができ、特に、キャパシ
タ絶縁膜の耐圧劣化を防ぐことができ、しかもキャパシ
タ絶縁膜全体の膜厚を薄くして容量を増加することがで
きる半導体装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, it can be applied to an LSI having a capacitor having a metal electrode such as Al formed on the upper part thereof, and particularly prevents deterioration of withstand voltage of a capacitor insulating film. The present invention relates to a semiconductor device capable of increasing the capacitance by reducing the thickness of the entire capacitor insulating film.

【0002】近年、PLL(Phase Locked Loop)、プリ
スケーラ等のLSIは、電話機、交換機等の多くの通信
装置に広く使用されてきているが、これらのLSIは装
置の縮小化に伴い、従来外付けされていたキャパシタ素
子(共振回路等に使用される)をLSI上に搭載するケ
ースが増えてきている。この場合、既存プロセスとの整
合性の面から、MOSメモリ等で広く使用されているポ
リSiゲートを使用せずに、Alゲートが上部電極とし
て用いられている。また、これも、既存プロセスとの整
合性や容量の面から、キャパシタ絶縁膜としては窒化膜
が使用されている。
In recent years, LSIs such as PLLs (Phase Locked Loops) and prescalers have been widely used in many communication devices such as telephones and exchanges. However, these LSIs are conventionally attached externally as the devices become smaller. The number of cases in which the previously used capacitor element (used for a resonance circuit or the like) is mounted on an LSI is increasing. In this case, in view of compatibility with existing processes, an Al gate is used as an upper electrode without using a poly Si gate widely used in MOS memories and the like. In addition, a nitride film is also used as the capacitor insulating film in terms of compatibility with existing processes and capacity.

【0003】[0003]

【従来の技術】図5は従来の半導体装置の構造を示す断
面図であり、ここではキャパシタ部の構造を示してい
る。図5において、31はSi等の基板であり、32は基板
31上に形成されたSiO2 等のフィールド酸化膜であ
り、33はフィールド酸化膜32上に形成されたポリSi等
のキャパシタ下部電極である。次いで、34はキャパシタ
下部電極33上に形成されたシリコン窒化膜からなるキャ
パシタ絶縁膜であり、35はキャパシタ下部電極33上で開
口部36aを有するとともに、キャパシタ絶縁膜34上で開
口部36bを有するように形成されたSiO2 等の絶縁膜
である。そして、37aは開口部36b内のキャパシタ絶縁
膜34上に形成されたAl等のキャパシタ上部電極であ
り、37bは開口部36a内のキャパシタ下部電極33とコン
タクトするように形成されたAl等の電極である。
2. Description of the Related Art FIG. 5 is a cross-sectional view showing the structure of a conventional semiconductor device, and here shows the structure of a capacitor portion. In FIG. 5, 31 is a substrate such as Si and 32 is a substrate
A field oxide film such as SiO 2 formed on 31 is a capacitor lower electrode such as poly Si formed on the field oxide film 32. Next, 34 is a capacitor insulating film made of a silicon nitride film formed on the capacitor lower electrode 33, and 35 has an opening 36a on the capacitor lower electrode 33 and an opening 36b on the capacitor insulating film 34. It is an insulating film made of SiO 2 or the like. 37a is a capacitor upper electrode such as Al formed on the capacitor insulating film 34 in the opening 36b, and 37b is an electrode such as Al formed so as to contact the capacitor lower electrode 33 in the opening 36a. Is.

【0004】従来の半導体装置においては、キャパシタ
上部電極37aには前述のようにAl系金属が使用されて
いる。しかしながら、Al系金属により電極を形成した
場合、電極特性を安定させるために高温での熱処理が行
われる場合がある。この熱処理によりキャパシタ上部電
極37aのAlとキャパシタ絶縁膜34の窒化膜が反応を起
こして窒化膜のキャパシタ絶縁膜34中にピンホールが生
じてしまい、耐圧が劣化してしまうという問題があっ
た。
In the conventional semiconductor device, Al-based metal is used for the capacitor upper electrode 37a as described above. However, when the electrode is formed of Al-based metal, heat treatment at high temperature may be performed in order to stabilize the electrode characteristics. This heat treatment causes a reaction between Al of the capacitor upper electrode 37a and the nitride film of the capacitor insulating film 34 to form a pinhole in the capacitor insulating film 34 of the nitride film, resulting in a problem that the breakdown voltage deteriorates.

【0005】また、窒化膜のキャパシタ絶縁膜34上にA
lと反応を起こさない酸化膜を用いて2層構造にする方
法も考えられる。しなしながら、この酸化膜上にAlキ
ャパシタ上部電極37aを形成するため、この二層構造を
覆った絶縁膜を窓あけする際に、フッ酸等のエッチング
処理で酸化膜がエッチングされて耐圧が著しく劣化して
しまい好ましくない。このため、従来は窒化膜のキャパ
シタ絶縁膜34を単に厚くすることにより、ピンホールの
影響を小さくして耐圧を確保する方法が採られていた。
Further, A is formed on the capacitor insulating film 34 made of a nitride film.
A method of forming a two-layer structure using an oxide film that does not react with l can be considered. However, since the Al capacitor upper electrode 37a is formed on this oxide film, when the insulating film covering this two-layer structure is opened, the oxide film is etched by an etching treatment such as hydrofluoric acid, so that the withstand voltage is reduced. It is not preferable because it deteriorates significantly. For this reason, conventionally, a method has been adopted in which the effect of pinholes is reduced and the breakdown voltage is secured by simply thickening the capacitor insulating film 34 of a nitride film.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上記し
たように、耐圧を確保するために窒化膜のキャパシタ絶
縁膜34を厚くすると、容量が減少してしまうという問題
があった。このため、LSIの微細化、ひいてはLSI
を搭載する装置を縮小化する上で大きな障害になってい
た。
However, as described above, when the thickness of the capacitor insulating film 34 of the nitride film is increased in order to secure the breakdown voltage, there is a problem that the capacitance is reduced. Therefore, miniaturization of the LSI, and eventually the LSI
It was a big obstacle in reducing the size of the device equipped with.

【0007】一方、容量を増やそうとして窒化膜のキャ
パシタ絶縁膜34を薄くすると、上記したように、熱処理
時でのAlとの反応により窒化膜のキャパシタ絶縁膜34
中にピンホールが生じ易くなり、耐圧が劣化してしまう
という問題があった。そこで本発明は、キャパシタ絶縁
膜の耐圧劣化を防ぐことができ、しかもキャパシタ絶縁
膜全体の厚さを薄くして容量を増加することができる半
導体装置を提供することを目的としている。
On the other hand, if the capacitor insulating film 34 of the nitride film is thinned in order to increase the capacitance, as described above, the capacitor insulating film 34 of the nitride film is formed by the reaction with Al during the heat treatment.
There was a problem that pinholes were likely to be formed inside and the breakdown voltage deteriorated. Therefore, it is an object of the present invention to provide a semiconductor device capable of preventing the breakdown voltage of the capacitor insulating film from being deteriorated and further increasing the capacitance by reducing the thickness of the entire capacitor insulating film.

【0008】[0008]

【課題を解決するための手段】本発明による半導体装置
は上記目的達成のため、キャパシタ下部電極上にキャパ
シタ絶縁膜が形成され、該キャパシタ絶縁膜上にアルミ
ニウム又はその合金からなるキャパシタ上部電極が形成
されてなるキャパシタを有する半導体装置において、該
キャパシタ絶縁膜が少なくとも3層以上の絶縁膜の積層
構造からなり、該積層構造のうち、中間層は最上層に比
較してアルミニウムと反応しがたい膜からなり、該最上
層は該中間層に対してエッチングの選択性を有する膜か
らなるものである。
To achieve the above object, a semiconductor device according to the present invention has a capacitor insulating film formed on a capacitor lower electrode, and a capacitor upper electrode made of aluminum or an alloy thereof is formed on the capacitor insulating film. In the semiconductor device having the capacitor, the capacitor insulating film has a laminated structure of at least three or more insulating films, and in the laminated structure, the intermediate layer is a film that is less likely to react with aluminum than the uppermost layer. And the uppermost layer is a film having etching selectivity with respect to the intermediate layer.

【0009】本発明においては、前記上部電極は、アル
ミニウムとシリコンとの反応を防止するためのバリアメ
タルを介して前記積層構造上に形成されてなる場合、及
び前記積層構造において、最上層及び最下層はシリコン
窒化膜からなり、中間層はシリコン酸化膜、タンタル酸
化膜、或いはアルミナのいずれかからなる場合に好まし
く適用させることができる。
In the present invention, the upper electrode is formed on the laminated structure via a barrier metal for preventing the reaction between aluminum and silicon, and in the laminated structure, the uppermost layer and the uppermost layer are formed. The lower layer is made of a silicon nitride film, and the intermediate layer is preferably made of a silicon oxide film, a tantalum oxide film, or alumina.

【0010】本発明に係るキャパシタ上部電極としては
少なくともAlを含有する金属膜を好ましく適用するこ
とができ、例えばAl、Al合金等の金属膜が挙げられ
る。また、酸化膜は、少なくともキャパシタ上部電極を
構成する主成分との反応を抑制する酸化膜であればよ
く、シリコン酸化膜、タンタル酸化膜、アルミナ等が挙
げられる。なお、この酸化膜は、厚くし過ぎて形成する
と容量が減少して制御し難いので、適宜薄く形成するの
が好ましい。
As the capacitor upper electrode according to the present invention, a metal film containing at least Al can be preferably applied, and examples thereof include a metal film of Al, Al alloy or the like. The oxide film may be at least an oxide film that suppresses the reaction with the main component forming the capacitor upper electrode, and examples thereof include a silicon oxide film, a tantalum oxide film, and alumina. Note that if this oxide film is formed too thick, the capacity decreases and it is difficult to control. Therefore, it is preferable to form the oxide film appropriately.

【0011】本発明において、キャパシタ絶縁膜の好ま
しいトータル膜厚は 550Å以下であり 550Åを越えると
容量が極端に減少して好ましくない。
In the present invention, the preferable total film thickness of the capacitor insulating film is 550 Å or less, and when it exceeds 550 Å, the capacity is extremely reduced, which is not preferable.

【0012】[0012]

【作用】本発明では、後述する実施例1の図1、2に示
すように、シリコン窒化膜19、シリコン酸化膜20及びシ
リコン窒化膜21が順次形成されたキャパシタ絶縁膜18を
用いてキャパシタを構成している。このように、キャパ
シタ絶縁膜18の最上層をシリコン窒化膜21で構成したた
め、Alキャパシタ上部電極22形成前のフッ酸処理でキ
ャパシタ絶縁膜18がダメージを受けないようにすること
ができる。しかも、最上層のシリコン窒化膜21と最下層
のシリコン窒化膜19間の中間層をシリコン酸化膜20で構
成したため、熱処理でAlキャパシタ上部電極22のAl
と最上層のシリコン窒化膜21が反応して最上層のシリコ
ン窒化膜21にピンホールが形成されても中間層のシリコ
ン酸化膜20はキャパシタ上部電極22のAlと反応し難い
ため、中間層のシリコン酸化膜20でピンホールの影響を
食い止めることができる。又、キャパシタの容量自体
も、中間層のシリコン酸化膜20と最下層のシリコン窒化
膜19の二層により確保することができる。
In the present invention, as shown in FIGS. 1 and 2 of Embodiment 1 described later, a capacitor is formed by using a capacitor insulating film 18 in which a silicon nitride film 19, a silicon oxide film 20 and a silicon nitride film 21 are sequentially formed. I am configuring. As described above, since the uppermost layer of the capacitor insulating film 18 is composed of the silicon nitride film 21, it is possible to prevent the capacitor insulating film 18 from being damaged by the hydrofluoric acid treatment before forming the Al capacitor upper electrode 22. Moreover, since the intermediate layer between the uppermost silicon nitride film 21 and the lowermost silicon nitride film 19 is made of the silicon oxide film 20, the Al of the Al capacitor upper electrode 22 is heat-treated.
Even if the uppermost silicon nitride film 21 reacts with each other to form a pinhole in the uppermost silicon nitride film 21, the intermediate silicon oxide film 20 is unlikely to react with Al of the capacitor upper electrode 22. The silicon oxide film 20 can prevent the effect of pinholes. Further, the capacitance of the capacitor itself can be ensured by the two layers of the intermediate silicon oxide film 20 and the lowermost silicon nitride film 19.

【0013】[0013]

【実施例】以下、本発明を図面に基づいて説明する。 (実施例1)図1は本発明の実施例1に則した半導体装
置の構造を示す断面図であり、ここではバイポーラトラ
ンジスタ部Aとキャパシタ部Bを示している。図示例は
ESPER(Emitter−Base Self−a
llgned Structure with Pol
isilicon Electloades andR
esistors)と言われる半導体装置に適用する場
合である。図1において、1はSi等の基板であり、2
は基板1が酸化され形成されたSiO2 等のフィールド
酸化膜であり、3、4は各々例えばp+ 型外部ベース拡
散層、例えばp型の内部ベース拡散層である。次いで、
5は内部ベース拡散層4内に形成された例えばn+ 型の
エミッタ拡散層であり、6、7は各々外部ベース拡散層
3とコンタクトするポリSi等の外部ベース引き出し電
極、コレクタ拡散層とコンタクトするポリSi等のコレ
クタ引き出し電極である。次いで、、8はSiO2 等の
絶縁膜であり、9はエミッタ開口部10内のエミッタ拡散
層5とコンタクトするように形成されたポリSi等のエ
ミッタ引き出し電極であり、11はエミッタ引き出し電極
9とコンタクトするポリSi等の側壁導電性膜である。
次いで、12はコレクタ開口部13内のコレクタ引き出し電
極7とコンタクトするように形成されたAl等のコレク
タ電極であり、14はエミッタ引き出し電極9とコンタク
トするように形成されたAl等のエミッタ電極であり、
15はベース開口部16内の外部ベース引き出し電極6とコ
ンタクトするように形成されたAl等のベース電極であ
る。次いで、17はフィールド酸化膜2上に形成されたポ
リSi等のキャパシタ下部電極であり、18はキャパシタ
下部電極17上に形成されたシリコン窒化膜19、シリコン
酸化膜20及びシリコン窒化膜21の3層からなるキャパシ
タ絶縁膜である。そして、22は開口部23内のキャパシタ
絶縁膜18上に形成されたAl等のキャパシタ上部電極で
あり、24は開口部25内のキャパシタ下部電極17とコンタ
クトするように形成されたAl等のキャパシタ下部電極
17引き出し用の電極である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. (Embodiment 1) FIG. 1 is a sectional view showing the structure of a semiconductor device according to Embodiment 1 of the present invention, in which a bipolar transistor portion A and a capacitor portion B are shown. The illustrated example is ESPER (Emitter-Base Self-a).
llgned Structure with Pol
isilicon Electric loads and R
This is a case where the present invention is applied to a semiconductor device called esistors). In FIG. 1, 1 is a substrate such as Si, and 2
Is a field oxide film such as SiO 2 formed by oxidizing the substrate 1, and 3 and 4 are, for example, p + type external base diffusion layers, for example, p type internal base diffusion layers. Then
Reference numeral 5 is, for example, an n + type emitter diffusion layer formed in the internal base diffusion layer 4, and reference numerals 6 and 7 are each an external base lead-out electrode such as poly-Si contacting the external base diffusion layer 3 and a collector diffusion layer. It is a collector lead-out electrode made of poly-Si or the like. Next, 8 is an insulating film such as SiO 2 , 9 is an emitter extraction electrode such as poly-Si formed so as to contact the emitter diffusion layer 5 in the emitter opening 10, and 11 is an emitter extraction electrode 9 It is a sidewall conductive film made of poly-Si or the like that contacts with.
Next, 12 is a collector electrode such as Al formed so as to contact the collector extraction electrode 7 in the collector opening 13, and 14 is an emitter electrode such as Al formed so as to contact the emitter extraction electrode 9. Yes,
Reference numeral 15 is a base electrode such as Al formed so as to contact the external base lead electrode 6 in the base opening 16. Next, 17 is a capacitor lower electrode such as poly-Si formed on the field oxide film 2, and 18 is a silicon nitride film 19, a silicon oxide film 20, and a silicon nitride film 21 formed on the capacitor lower electrode 17. It is a capacitor insulating film composed of layers. 22 is a capacitor upper electrode such as Al formed on the capacitor insulating film 18 in the opening 23, and 24 is a capacitor such as Al formed so as to contact the capacitor lower electrode 17 in the opening 25. Lower electrode
17 This is an electrode for extraction.

【0014】次に、図2は本発明の実施例1に則した半
導体装置の製造方法を説明する図であり、ここでは図1
のキャパシタ部Bの製造方法を示している。図2におい
て、図1と同一符号は同一または相当部分を示し、17a
はポリシリコン膜である。次に、その半導体装置の製造
方法を説明する。ここでは、キャパシタ部の製造方法を
具体的に説明する。
Next, FIG. 2 is a diagram for explaining a method of manufacturing a semiconductor device according to the first embodiment of the present invention. Here, FIG.
3 shows a method of manufacturing the capacitor part B of FIG. In FIG. 2, the same reference numerals as those in FIG. 1 denote the same or corresponding portions, and 17a
Is a polysilicon film. Next, a method of manufacturing the semiconductor device will be described. Here, a method of manufacturing the capacitor unit will be specifically described.

【0015】まず、図2(a)に示すように、LOCO
S法によりSi基板1を熱酸化して膜厚5000Å程度のフ
ィールド酸化膜2を形成し、CVD法によりフィールド
酸化膜2上にポリSiを堆積して膜厚3000Å程度のポリ
シリコン膜17aを形成した後、ポリシリコン膜17a内に
リンをドープする。次いで、CVD法によりポリシリコ
ン膜17a上にSi3 4 、SiO2 及びSi3 4 を順
次堆積して膜厚 300Å程度のシリコン窒化膜19、膜厚 1
00Å程度のシリコン酸化膜20及び 100Å程度のシリコン
窒化膜21を順次形成する。
First, as shown in FIG. 2A, the LOCO
The Si substrate 1 is thermally oxidized by the S method to form a field oxide film 2 with a film thickness of about 5000Å, and poly-Si is deposited on the field oxide film 2 by a CVD method to form a polysilicon film 17a with a film thickness of about 3000Å. After that, the polysilicon film 17a is doped with phosphorus. Then, Si 3 N 4 , SiO 2 and Si 3 N 4 are sequentially deposited on the polysilicon film 17a by the CVD method to form a silicon nitride film 19 having a film thickness of about 300Å and a film thickness 1
A silicon oxide film 20 of about 00Å and a silicon nitride film 21 of about 100Å are sequentially formed.

【0016】次に、図2(b)に示すように、RIE等
によりシリコン窒化膜21、シリコン酸化膜20及びシリコ
ン窒化膜19をエッチングしてキャパシタ絶縁膜18を形成
した後、RIE等によりポリシリコン膜17aをエッチン
グしてキャパシタ下部電極17を形成する。次に、図2
(c)に示すように、CVD法により全面にSiO2
堆積して膜厚5000Å程度の絶縁膜8を形成した後、絶縁
膜8をウェットエッチングしてキャパシタ絶縁膜18のシ
リコン窒化膜21が露出される開口部23を形成するととも
に、キャパシタ下部電極17が露出される開口部25を形成
する。
Next, as shown in FIG. 2B, the silicon nitride film 21, the silicon oxide film 20, and the silicon nitride film 19 are etched by RIE or the like to form a capacitor insulating film 18, and then poly-etched by RIE or the like. The silicon film 17a is etched to form the capacitor lower electrode 17. Next, FIG.
As shown in (c), after depositing SiO 2 on the entire surface by a CVD method to form an insulating film 8 having a film thickness of about 5000 Å, the insulating film 8 is wet-etched to form a silicon nitride film 21 of the capacitor insulating film 18. The opening 23 exposed is formed, and the opening 25 exposing the capacitor lower electrode 17 is formed.

【0017】そして、開口部23内のキャパシタ絶縁膜18
上にAlキャパシタ上部電極22を形成するとともに、開
口部25内のキャパシタ下部電極17とコンタクトするよう
にAl電極24を形成することにより、図2(d)に示す
ようなキャパシタ部を得ることができる。尚、これら
の、Al電極を形成する前に、表出したキャパシタ絶縁
膜18及びキャパシタ下部電極17表面に形成された自然酸
化膜を除去するため、フッ酸等による前処理が行われ
る。
Then, the capacitor insulating film 18 in the opening 23
By forming the Al capacitor upper electrode 22 thereon and the Al electrode 24 so as to contact the capacitor lower electrode 17 in the opening 25, a capacitor portion as shown in FIG. 2D can be obtained. it can. Before forming the Al electrode, a pretreatment with hydrofluoric acid or the like is performed to remove the exposed native oxide film formed on the surfaces of the capacitor insulating film 18 and the capacitor lower electrode 17.

【0018】すなわち、本実施例では、シリコン窒化膜
19、シリコン酸化膜20及びシリコン窒化膜21が順次形成
されたキャパシタ絶縁膜18を用いてキャパシタを構成し
ている。このように、キャパシタ絶縁膜18の最上層をシ
リコン窒化膜21で構成したため、Alキャパシタ上部電
極22形成前のフッ酸処理でキャパシタ絶縁膜18がダメー
ジを受けないようにすることができる。しかも、最上層
のシリコン窒化膜21と最下層のシリコン窒化膜19間の中
間層をシリコン酸化膜20で構成したため、熱処理でAl
キャパシタ上部電極22のAlと最上層のシリコン窒化膜
21が反応して最上層のシリコン窒化膜21にピンホールが
形成されても中間層のシリコン酸化膜20はキャパシタ上
部電極22のAlと反応し難いため、中間層のシリコン酸
化膜20でピンホールの影響を食い止めることができる。
That is, in this embodiment, the silicon nitride film
A capacitor is formed by using a capacitor insulating film 18 in which a silicon oxide film 20, a silicon oxide film 20, and a silicon nitride film 21 are sequentially formed. As described above, since the uppermost layer of the capacitor insulating film 18 is composed of the silicon nitride film 21, it is possible to prevent the capacitor insulating film 18 from being damaged by the hydrofluoric acid treatment before forming the Al capacitor upper electrode 22. Moreover, since the intermediate layer between the uppermost silicon nitride film 21 and the lowermost silicon nitride film 19 is composed of the silicon oxide film 20, it is possible to perform Al by heat treatment.
Al of capacitor upper electrode 22 and uppermost silicon nitride film
Even if 21 reacts and a pinhole is formed in the uppermost silicon nitride film 21, the intermediate silicon oxide film 20 does not easily react with Al of the capacitor upper electrode 22, so the intermediate silicon oxide film 20 has a pinhole. Can stop the effect of.

【0019】このため、容量確保のためにキャパシタ絶
縁膜18全体の厚さを薄くしても耐圧劣化を防ぐことがで
きる。 (実施例2)図3は本発明の実施例2に則した半導体装
置の構造を示す断面図であり、ここでは、キャパシタ部
を示している。図3において、図1、2と同一符号は同
一または相当部分を示し、実施例1では、CVD法によ
りシリコン窒化膜19上にシリコン酸化膜20を形成する場
合について説明したが、本実施例のように、まず、シリ
コン窒化膜19を 300Å程度で成長し、中間層として、シ
リコン窒化膜19を熱酸化(ウェット酸化、 900℃、30
分)して膜厚30Å程度のシリコン酸化膜20を形成した
後、最上層としてシリコン酸化膜20上に膜厚 200Å程度
のシリコン窒化膜21を成長する場合であってもよい。こ
の熱酸化による場合、中間層にCVD法によるシリコン
酸化膜20を用いる実施例1の場合よりも更にシリコン酸
化膜20を薄膜で形成することができるため、容量を更に
大きくすることができる。 (実施例3)図4は本発明の実施例3に則した半導体装
置の構造を示す断面図であり、ここでは、キャパシタ部
を示している。図4において、図1〜3と同一符号は同
一または相当部分を示している。図1のようにキャバシ
タ部と共にバイポーラトランジスタ部を形成する場合、
バイポーラトランジスタ部では電極を構成するAlがS
iと反応しないように、電極にバリアメタルを介在させ
る場合がある。この場合、プロセスの整合性のため、キ
ャパシタの電極にもバリアメタルを形成することにな
る。本実施例の図4(a)では、膜厚 200Å程度のAl
コンタクトメタル膜26、膜厚1000Å程度のTiNバリア
メタル膜27を介して膜厚5000Å程度のAl・Si膜28か
らキャパシタ上部電極22を形成している。また、このよ
うにキャパシタ上部電極22を形成する際にTiNバリア
メタル膜27を介して形成する場合は、図4(b)に示す
如く TiNバリアメタル膜27を形成してから420℃以上
バリアアニールを行うと更にバリア性を向上させること
ができる。このバリアアニール時、従来の単層のシリコ
ン窒化膜のみのキャパシタ絶縁膜ではAlと反応してピ
ンホールが生じる可能性があったが、本実施例では、実
施例1、2と同様Alとの反応を中間層のシリコン酸化
膜20で食い止めることができる。
Therefore, even if the overall thickness of the capacitor insulating film 18 is reduced to secure the capacitance, the breakdown voltage can be prevented from deteriorating. (Embodiment 2) FIG. 3 is a sectional view showing the structure of a semiconductor device according to Embodiment 2 of the present invention, in which a capacitor portion is shown. In FIG. 3, the same reference numerals as those in FIGS. 1 and 2 denote the same or corresponding portions, and in the first embodiment, the case where the silicon oxide film 20 is formed on the silicon nitride film 19 by the CVD method has been described. As described above, first, the silicon nitride film 19 is grown to about 300Å, and the silicon nitride film 19 is thermally oxidized (wet oxidation, 900 ° C, 30 ° C) as an intermediate layer.
Alternatively, the silicon nitride film 21 having a film thickness of about 30Å may be formed, and then the silicon nitride film 21 having a film thickness of about 200Å may be grown on the silicon oxide film 20 as the uppermost layer. In the case of this thermal oxidation, the silicon oxide film 20 can be formed in a thinner film than in the case of the first embodiment in which the silicon oxide film 20 by the CVD method is used for the intermediate layer, so that the capacitance can be further increased. (Embodiment 3) FIG. 4 is a sectional view showing the structure of a semiconductor device according to Embodiment 3 of the present invention, in which the capacitor portion is shown. 4, the same reference numerals as those in FIGS. 1 to 3 denote the same or corresponding parts. When forming the bipolar transistor part together with the capacitor part as shown in FIG.
In the bipolar transistor part, Al forming the electrode is S
A barrier metal may be interposed between the electrodes so as not to react with i. In this case, a barrier metal is also formed on the electrode of the capacitor due to the process consistency. In FIG. 4A of this embodiment, Al having a film thickness of about 200Å is used.
A capacitor upper electrode 22 is formed from an Al.Si film 28 having a film thickness of about 5000Å through a contact metal film 26 and a TiN barrier metal film 27 having a film thickness of about 1000Å. When forming the capacitor upper electrode 22 through the TiN barrier metal film 27 as described above, after the TiN barrier metal film 27 is formed as shown in FIG. By performing the above, the barrier property can be further improved. At the time of this barrier annealing, there is a possibility that pinholes may be generated by reacting with Al in the conventional capacitor insulating film having only a single layer of silicon nitride film. The reaction can be stopped by the intermediate silicon oxide film 20.

【0020】なお、実施例1〜3では、最上層のシリコ
ン窒化膜21と最下層のシリコン窒化膜19間の中間層とし
てシリコン酸化膜20を用いて構成する場合について説明
したが、本発明はこれに限定されるものではなく、キャ
パシタ上部電極22のAlと反応を抑制する膜であればよ
く、タンタル酸化膜、アルミナ等を用いて構成する場合
であってもよい。
In the first to third embodiments, the case where the silicon oxide film 20 is used as the intermediate layer between the uppermost silicon nitride film 21 and the lowermost silicon nitride film 19 has been described. The film is not limited to this, as long as it is a film that suppresses the reaction with Al of the capacitor upper electrode 22, and it may be configured using a tantalum oxide film, alumina, or the like.

【0021】[0021]

【発明の効果】本発明によれば、キャパシタ絶縁膜の耐
圧劣化を防ぐことができ、しかもキャパシタ絶縁膜全体
の厚さを薄くして容量を増加することができるという効
果がある。
According to the present invention, it is possible to prevent the breakdown voltage of the capacitor insulating film from being deteriorated and to increase the capacitance by reducing the thickness of the entire capacitor insulating film.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例1に則した半導体装置の構造を
示す断面図である。
FIG. 1 is a sectional view showing a structure of a semiconductor device according to a first embodiment of the present invention.

【図2】本発明の実施例1に則した半導体装置の製造方
法を説明する図である。
FIG. 2 is a diagram illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention.

【図3】本発明の実施例2に則した半導体装置の構造を
示す断面図である。
FIG. 3 is a sectional view showing a structure of a semiconductor device according to a second embodiment of the present invention.

【図4】本発明の実施例3に則した半導体装置の構造を
示す断面図である。
FIG. 4 is a sectional view showing a structure of a semiconductor device according to a third embodiment of the present invention.

【図5】従来例の半導体装置の構造を示す断面図であ
る。
FIG. 5 is a cross-sectional view showing a structure of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

17 キャパシタ下部電極 17a ポリシリコン膜 18 キャパシタ絶縁膜 19 シリコン窒化膜 20 シリコン酸化膜 21 シリコン窒化膜 22 キャパシタ上部電極 23 開口部 24 電極 25 開口部 26 Alコンタクトメタル膜 27 TiNバリアメタル膜 28 Al・Si膜 17 Capacitor lower electrode 17a Polysilicon film 18 Capacitor insulating film 19 Silicon nitride film 20 Silicon oxide film 21 Silicon nitride film 22 Capacitor upper electrode 23 Opening 24 Electrode 25 Opening 26 Al contact metal film 27 TiN barrier metal film 28 Al ・ Si film

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/318 M 7352−4M ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 21/318 M 7352-4M

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 キャパシタ下部電極上にキャパシタ絶縁
膜が形成され、該キャパシタ絶縁膜上にアルミニウム又
はその合金からなるキャパシタ上部電極が形成されてな
るキャパシタを有する半導体装置において、 該キャパシタ絶縁膜が少なくとも3層以上の絶縁膜の積
層構造からなり、該積層構造のうち、中間層は最上層に
比較してアルミニウムと反応しがたい膜からなり、該最
上層は該中間層に対してエッチングの選択性を有する膜
からなることを特徴とする半導体装置。
1. A semiconductor device having a capacitor in which a capacitor insulating film is formed on a capacitor lower electrode and a capacitor upper electrode made of aluminum or an alloy thereof is formed on the capacitor insulating film. It has a laminated structure of three or more insulating films, and in the laminated structure, the intermediate layer is made of a film that is less likely to react with aluminum than the uppermost layer, and the uppermost layer has an etching selection for the intermediate layer. A semiconductor device comprising a film having properties.
【請求項2】 前記上部電極は、アルミニウムとシリコ
ンとの反応を防止するためのバリアメタルを介して前記
積層構造上に形成されてなることを特徴とする請求項1
記載の半導体装置。
2. The upper electrode is formed on the laminated structure via a barrier metal for preventing a reaction between aluminum and silicon.
The semiconductor device described.
【請求項3】 前記積層構造において、最上層及び最下
層はシリコン窒化膜からなり、中間層はシリコン酸化
膜、タンタル酸化膜、或いはアルミナのいずれかからな
ることを特徴とする請求項1又は2記載の半導体装置。
3. The laminated structure according to claim 1, wherein the uppermost layer and the lowermost layer are made of a silicon nitride film, and the intermediate layer is made of a silicon oxide film, a tantalum oxide film, or alumina. The semiconductor device described.
JP4107697A 1992-04-27 1992-04-27 Semiconductor device Withdrawn JPH05304251A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4107697A JPH05304251A (en) 1992-04-27 1992-04-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4107697A JPH05304251A (en) 1992-04-27 1992-04-27 Semiconductor device

Publications (1)

Publication Number Publication Date
JPH05304251A true JPH05304251A (en) 1993-11-16

Family

ID=14465664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4107697A Withdrawn JPH05304251A (en) 1992-04-27 1992-04-27 Semiconductor device

Country Status (1)

Country Link
JP (1) JPH05304251A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020088719A (en) * 2001-05-21 2002-11-29 주식회사 하이닉스반도체 Method for fabricating capacitor
JP2004533106A (en) * 2000-10-05 2004-10-28 モトローラ・インコーポレイテッド Semiconductor component manufacturing method and semiconductor component

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004533106A (en) * 2000-10-05 2004-10-28 モトローラ・インコーポレイテッド Semiconductor component manufacturing method and semiconductor component
KR20020088719A (en) * 2001-05-21 2002-11-29 주식회사 하이닉스반도체 Method for fabricating capacitor

Similar Documents

Publication Publication Date Title
JP3076507B2 (en) Semiconductor device, semiconductor integrated circuit device, and method of manufacturing the same
US6451664B1 (en) Method of making a MIM capacitor with self-passivating plates
KR100306202B1 (en) Semiconductor device and manufacturing method thereof
JPH09266289A (en) Semiconductor memory device and manufacturing method thereof
JP2829023B2 (en) Capacitors for semiconductor integrated circuits
US4888820A (en) Stacked insulating film including yttrium oxide
JP2861129B2 (en) Semiconductor device
US20040126984A1 (en) Method of fabricating a metal-insulator-metal capacitor
US20010036708A1 (en) Method for forming a capacitor for semiconductor devices
US6429088B1 (en) Method of fabricating improved capacitors with pinhole repair consideration when oxide conductors are used
JP3141231B2 (en) Semiconductor device capacitor and method of manufacturing the same
JPH0236559A (en) Semiconductor device and its manufacture
JPH05304251A (en) Semiconductor device
JPS5856263B2 (en) Manufacturing method of semiconductor device
JP3287556B2 (en) Wire bond connected chip capacitor and manufacturing method thereof
JPH05291499A (en) Semiconductor device and fabrication thereof
JP3219856B2 (en) Method for manufacturing semiconductor device
JP3408019B2 (en) Semiconductor device and method of manufacturing semiconductor device
JPH1140761A (en) Semiconductor device and manufacture thereof
JP3171173B2 (en) Capacitor structure and method of manufacturing the same
JPH10335581A (en) Semiconductor device and manufacture thereof
JPH08236719A (en) Platinum thin film and semiconductor device, and method of their fabrication
KR950013739B1 (en) Semiconductor device and the manufacturing method
JP2891562B2 (en) Semiconductor device
JPH0778727A (en) Thin film capacitor

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990706