JPH05304242A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH05304242A
JPH05304242A JP10977392A JP10977392A JPH05304242A JP H05304242 A JPH05304242 A JP H05304242A JP 10977392 A JP10977392 A JP 10977392A JP 10977392 A JP10977392 A JP 10977392A JP H05304242 A JPH05304242 A JP H05304242A
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JP
Japan
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lead
resin
semiconductor device
chip
mounting
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Pending
Application number
JP10977392A
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English (en)
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Shinetsu Fujieda
新悦 藤枝
Yasumasa Noda
康昌 野田
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
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    • H01L2224/42Wire connectors; Manufacturing methods related thereto
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    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体装置の高密度実装、小型化、薄型化に
対応し、且つ気密性、耐湿信頼性等の半導体装置として
好適な性能が付与された樹脂封止型半導体装置を提供す
る。 【構成】 リ−ドフレ−ム110と、前記リ−ドフレ−
ム110のチップ載置部104上に位置する半導体チッ
プ101と、前記載置部104の周辺上に形成された絶
縁膜109と、この絶縁膜上に形成されたリ−ド102
と、このリ−ド102と前記半導体チップ101との間
を電気的に接続させた接続手段と、前記リ−ドの外端部
以外の前記各構成部を包囲して封止する樹脂成形体10
3とを具備している。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は樹脂封止型半導体装置
に関する。特に、高密度実装が可能な高信頼性超薄型パ
ッケ−ジに関する。
【0002】
【従来の技術】現在、半導体装置における半導体素子の
封止技術は、プラスチックパッケ−ジ技術と呼ばれるも
のが主流となっている。このプラスチックパッケ−ジ技
術とは、半導体素子上に形成されたボンディングパット
とリ−ドとをワイヤ−によって接続した後、素子部分を
樹脂封止したものである。この技術は、封止時の耐湿信
頼性が良好であり、また使用される材料が安価であるた
め好ましい。
【0003】図5に、この技術によって半導体素子が封
止された典型的なプラスチックパッケ−ジの断面を示
す。同図において、201は半導体チップ、202は外
部端子のリ−ド、203はこれらを封止する樹脂成形体
である。半導体チップ201は、リ−ドフレ−ムにある
チップ載置部204上に位置し、この半導体チップ20
1の表面にはボンディングパット205が設けられてお
り、この部分とリ−ド202とがボンディングワイヤ−
206によって接続されている。そして、以上のように
構成された半導体素子207が樹脂成形体203によっ
て被覆される形で封止されている。この樹脂成形体20
3は、一般的には、エポキシ樹脂等をトランスファ−モ
−ルド法によって成形されている。この他、液状樹脂を
用いてポッティング法により成形する方法も実用化され
ている。
【0004】以上のように形成されたプラスチックパッ
ケ−ジは、更に、ベ−パ−フェ−ズリフロ−、赤外線リ
フロ−、ハンダ浸等の高温処理工程によって基板上に実
装される。
【0005】一方、上記プラスチックパッケ−ジは、半
導体装置の高密度実装化に伴って、小型化、薄型化が進
められている。しかし、図5のような構造のプラスチッ
クパッケ−ジは、複雑な電極構造、及びリ−ドフレ−ム
構造等が障害となり小型化、薄型化には限界がある。こ
のような問題を解決するために、現在種々のパッケ−ジ
が提案されている。
【0006】例えば、薄型SOP(Small Outline Pack
age)としてTSOP(Thin Small Outline Package) 、
VSOP(Very Small Outline Package) 等が実用化さ
れている。また、TAB(Tape Automated Bonding) と
呼ばれる実装技術も実用化され、急速に普及している。
このTAB技術は、樹脂フィルム上に銅のリ−ドを形成
しフィルムから突き出させたリ−ドに半導体素子(TA
B用半導体素子は通常の半導体素子のアルミパッド上に
金のバンブを20ミクロン程メッキで盛り上げる)を一
括ボンディングする。この技術では、ワイヤ−ボンディ
ングする必要はなく、また基板に実装する際に非常に薄
い銅をリ−ドとして使用するため、厚みが1ミリ以下の
超薄型パッケ−ジを達成している。この他、ベアチップ
を、リ−ドフレ−ムを使用せずに直接基板に実装し、基
板上で樹脂封止を行うCOB(Chip On Board)、COG
(Chip On Glass)、COF(Chip On Flexible Board)
の各実装技術が実用化されていて、これによってもチッ
プを封止するパッケ−ジの小型化、薄型化が達成されて
いる。
【0007】
【発明が解決しようとする課題】上記したような従来の
樹脂封止型半導体装置においては、TAB技術では、使
用される材料として高価なポリイミドフィルムを使用す
るため、コストが高いという欠点がある。また、テ−プ
上で実装し樹脂封止するため、樹脂の硬化工程のエ−ジ
ング(バ−ンインテスト)が困難である。一方、CO
B、COG、COFの各実装技術では、直接基板に実装
するので、実装後に素子不良が発生した場合、不良素子
のみを選択的に交換することができない。という欠点が
ある。
【0008】また、前記各実装技術において、樹脂封止
技術としては、主に液状樹脂を使用したポッティング成
形が用いられる。しかし、前記液状樹脂は、一般的に樹
脂封止としての耐湿信頼性が、前記トランスファ−モ−
ルド成形で使用されるエポキシ樹脂に比べ不充分であ
る。即ち、パッケ−ジを基板に実装する際の前記ベ−パ
−フェ−ズリフロ−等の高温処理において、封止樹脂
が、剥離を伴うクラックを生じ、これが外部に達する場
合がある。
【0009】そこで、この発明は、上記欠点を除去し、
半導体装置の高密度実装、小型化、薄型化に対応し、且
つ気密性、耐湿信頼性等の半導体装置として好適な性能
が付与された、樹脂封止型半導体装置を提供することを
目的とする。更に詳しくは、リ−ドフレ−ムの多ピン化
に対応し、実装後の信頼性に優れ、パッケ−ジクラック
の発生しない樹脂封止型半導体装置を提供することを目
的とする。
【0010】
【課題を解決するための手段】上記目的を解決するため
に、この発明では、半導体チップを載置するチップ載置
部とリ−ド部を載置するリ−ド予定載置部とを有するリ
−ドフレ−ムと、前記載置部上にマウント剤を介して載
置された前記半導体チップと、前記載置部の周辺の少な
くとも前記リ−ド予定載置部上に形成された絶縁膜と、
前記リ−ド予定載置部上に前記絶縁膜を介して載置され
たリ−ドと、このリ−ドと前記半導体チップとの間を電
気的に接続させた接続手段と、前記リ−ドの外端部以外
の前記各構成部を包囲して封止する樹脂成形体とを具備
することを特徴としている。
【0011】
【作用】この発明は、リ−ドフレ−ム上に絶縁膜を介し
てリ−ドパタ−ンが形成し、半導体素子とリ−ドとを接
続して薄型パッケ−ジを形成する。また、一連のリ−ド
フレ−ムであるので、半導体素子裏面からの吸湿がな
く、しかも、絶縁膜を樹脂成形体との接着性が優れた系
を選択でき、界面の水分の侵入も小さくできる。また、
リ−ドフレ−ム上に絶縁膜を介してリ−ドパタ−ンを形
成するため、ファインピッチ化が達成でき、種々のアウ
タ−リ−ド形状を形成することができる。
【0012】
【実施例】この発明のの実施例を図1を参照にし、詳細
に説明する。
【0013】図1は、この発明の実施例によって半導体
素子が封止されたプラスチックパッケ−ジを示す図であ
る。(A)はこのプラスチックパッケ−ジを上方から見
た図であり、(B)は、(A)においてO−O´で切断
した時の断面図である。
【0014】また、図1は、リ−ドフレ−ム110の形
状が、チップ載置部の面とリ−ド予定載置部の面とが異
なる凹状のものであり、半導体チップとリ−ドとが例え
ばワイヤ−を介して間接の接続手段により電気的に接続
したもので、アウタ−リ−ド部をSOJ型パッケ−ジ形
状に加工したものである。同図において、101は半導
体チップ、102は外部端子のリ−ド、103はこれら
を封止する樹脂成形体である。半導体チップ101は、
リ−ドフレ−ム110にあるチップ載置部104上にマ
ウント剤108を介在させて位置し、この半導体チップ
101の表面にはボンディングパット105が設けられ
ており、この部分とリ−ド102とがボンディングワイ
ヤ−106によって接続されている。また、半導体素子
を載置する載置部周辺のリ−ドフレ−ム110上に絶縁
膜109を形成し、この絶縁膜109上に外部電極用の
リ−ド102を形成した構造となっている。そして、以
上のように構成された半導体素子107が樹脂成形体1
03によって被覆される形で封止されている。更に、リ
−ドフレ−ム110がパッケ−ジ外部に露出した形状を
有している。
【0015】リ−ドフレ−ム110の形状は、リ−ド部
が形成できる範囲で適宜選択することができ、平面また
は、凹状などに加工したものが使用できる。また、リ−
ド部を形成し、リ−ドフレ−ム110のリ−ド予定載置
部上に位置する絶縁膜としては、金属及び樹脂成形体と
の接着性が良好である点から、熱硬化性樹脂、例えば、
エポキシ樹脂、ポリイミド樹脂、シリコ−ン樹脂、フェ
ノ−ル樹脂等の他、実装時の際の実装温度、約215℃
よりも軟化温度の高い熱可塑性樹脂の使用も可能であ
る。また、金属表面の酸化、有機金属化合物の塗布によ
る酸化等により絶縁膜を形成することもできる。形成方
法としては、コ−ティング法、スプレ−法、シルクスク
リ−ン印刷法などがあげられる。更に、絶縁膜上の外部
端子のリ−ド102の材料としては、鉄(Fe)、銅
(Cu)、金(Au)、銀(Ag)、アルミニウム(A
l))、錫(Sn)などの金属及びこれらの合金があげ
られる。リ−ド102の形成方法としては、絶縁膜上1
09上のリ−ド形成箇所に上記したような金属をはりつ
け、レジストをマスクとして光蝕刻法(Photo Engravin
g Process)によりリ−ドパタ−ンを形成する方法があ
る。または、リ−ドパタ−ンを形成させたものをはりつ
ける方法等がある。次に、樹脂封止の方法としては、一
般のエポキシ樹脂系成形材料の他、液状封止樹脂等の利
用も可能であり、更に、水分の透湿性を防止する目的
で、金属と樹脂から構成される材料で樹脂封止を行うこ
とができる。また、リ−ド及び実装する基板との接触に
よる不良を防止する目的で、リ−ドフレ−ム110の裏
面に樹脂の絶縁膜を形成してもよい。
【0016】以上詳述したように、リ−ドフレ−ム11
0上に絶縁膜を介してリ−ドパタ−ンが形成されてお
り、半導体チップとリ−ドとが例えばワイヤ−を介して
間接の接続手段により電気的に接続し、アウタ−リ−ド
部をSOJ型パッケ−ジ形状にしたものである。
【0017】また、図2に示すように、チップ載置部の
面とリ−ド予定載置部の面とが異なる凹状のリ−ドフレ
−ム110上に絶縁膜を介してリ−ドパタ−ンが形成
し、半導体チップとリ−ドとが直接の接続手段により電
気的に接続し、アウタ−リ−ド部をSOJ型パッケ−ジ
形状にしたものでもよい。
【0018】また、図3に示すように、チップ載置部の
面とリ−ド予定載置部の面とが同一平面上であるフラッ
トなリ−ドフレ−ム110形状を半導体チップとリ−ド
とが例えばワイヤ−を介して間接の接続手段により電気
的に接続したものでもよい。
【0019】また、図4に示すように、チップ載置部の
面とリ−ド予定載置部の面とが同一平面上であるフラッ
トなリ−ドフレ−ム110形状を半導体チップとリ−ド
とが直接の接続手段により電気的に接続したものでもよ
い。これらいずれも、薄型パッケ−ジの達成を可能にす
る。その他、本発明の要旨を逸脱しない範囲で種々変形
して実施することができる。
【0020】
【発明の効果】表1は、実施例として図1〜図3及び、
従来の技術として図5について、耐湿信頼性テストを行
った結果である。テスト用素子(20×20mm角)を
トランスファ−モ−ルドにより作成した。アフタ−キュ
ア−後、吸湿条件85℃/85パ−セントRH168時
間処理後、2回のVPS処理(ブェ−パ−フェイズリフ
ロ−処理215℃雰囲気)後、クラック発生の有無を調
べ、次に、温度128℃/2.5気圧のプレッシャ−ク
ッカ−内で耐湿信頼性テストを行い不良品の発生を調べ
た。
【0021】表1に示すように、本発明の実施例は、
0.5mm以下の厚さのパッケ−ジが達成され、吸湿量
及びVPS処理後のクラック発生率においても、従来の
図5に比べ、たいへん優れている。そのため、パッケ−
ジ内部への水分の侵入を抑えて、実装時の加熱に際して
のクラック防止効果が大きいことがわかる。更に、その
後の耐湿信頼性においても本発明のほうが優れているの
がわかる。
【0022】以上のことから、今後の半導体素子の大型
化、薄型化、ファインピッチ化、熱放射性が必要なパっ
ケ−ジ、例えば、高速ASIC等に充分対応可能な高信
頼性の樹脂封止型半導体装置を提供することができる。
【0023】
【表1】
【図面の簡単な説明】
【図1】本発明の実施例における半導体装置の断面図で
ある。
【図2】本発明の実施例における半導体装置の断面図で
ある。
【図3】本発明の実施例における半導体装置の断面図で
ある。
【図4】本発明の実施例における半導体装置の断面図で
ある。
【図5】従来の半導体装置の断面図である。
【符号の説明】 101、201 半導体チップ 102、202 リ−ド 103、203 樹脂封止体 104、204 チップ載置部 105、205 ボンディングパット 106、206 ボンディングワイヤ− 107、207 半導体素子 108 マウント剤 109 絶縁膜 110、210 リ−ドフレ−ム 111 バンブ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップを載置するチップ載置部と
    リ−ド部を載置するリ−ド予定載置部とを有するリ−ド
    フレ−ムと、 前記載置部上にマウント剤を介して載置された前記半導
    体チップと、 前記載置部の周辺の少なくとも前記リ−ド予定載置部上
    に形成された絶縁膜と、 前記リ−ド予定載置部上に前記絶縁膜を介して載置され
    たリ−ドと、 このリ−ドと前記半導体チップとの間を電気的に接続さ
    せた接続手段と、 前記リ−ドの外端部以外の前記各構成部を包囲して封止
    する樹脂成形体とを具備することを特徴とする樹脂封止
    型半導体装置。
JP10977392A 1992-04-28 1992-04-28 樹脂封止型半導体装置 Pending JPH05304242A (ja)

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Application Number Priority Date Filing Date Title
JP10977392A JPH05304242A (ja) 1992-04-28 1992-04-28 樹脂封止型半導体装置

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JP10977392A JPH05304242A (ja) 1992-04-28 1992-04-28 樹脂封止型半導体装置

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JPH05304242A true JPH05304242A (ja) 1993-11-16

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ID=14518866

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JP10977392A Pending JPH05304242A (ja) 1992-04-28 1992-04-28 樹脂封止型半導体装置

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JP (1) JPH05304242A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821116B2 (en) 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge

Cited By (1)

* Cited by examiner, † Cited by third party
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US7821116B2 (en) 2007-02-05 2010-10-26 Fairchild Semiconductor Corporation Semiconductor die package including leadframe with die attach pad with folded edge

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