JPH05303586A - 高精度連立一次方程式解析装置 - Google Patents
高精度連立一次方程式解析装置Info
- Publication number
- JPH05303586A JPH05303586A JP8436792A JP8436792A JPH05303586A JP H05303586 A JPH05303586 A JP H05303586A JP 8436792 A JP8436792 A JP 8436792A JP 8436792 A JP8436792 A JP 8436792A JP H05303586 A JPH05303586 A JP H05303586A
- Authority
- JP
- Japan
- Prior art keywords
- approximate
- circuit
- precision
- solution
- residual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】
【目的】高速計算装置(スーパーコンピュータ)におい
て、連立一次方程式を高精度に解く。 【構成】入力データである行列A11とベクトルb12
が供給される近似計算回路1と、近似計算回路1から近
似解ui*13を入力し残差ri 14を出力する残差計算
回路2と、近似計算回路1から近似解13を入力し高精
度近似解u* 15を出力する加算回路3とから構成さ
れ、一定精度の回路を繰り返して利用し、近似計算回路
1と残差計算回路2との精度を向上させ、加算回路3で
高精度の近似解を計算する。 【効果】上記により、従来の高精度数値データ表現を用
いる方法では、ハードウェア量が膨大になるのを、一定
精度の回路を繰返し利用し、高精度の解を得ることがで
きる。
て、連立一次方程式を高精度に解く。 【構成】入力データである行列A11とベクトルb12
が供給される近似計算回路1と、近似計算回路1から近
似解ui*13を入力し残差ri 14を出力する残差計算
回路2と、近似計算回路1から近似解13を入力し高精
度近似解u* 15を出力する加算回路3とから構成さ
れ、一定精度の回路を繰り返して利用し、近似計算回路
1と残差計算回路2との精度を向上させ、加算回路3で
高精度の近似解を計算する。 【効果】上記により、従来の高精度数値データ表現を用
いる方法では、ハードウェア量が膨大になるのを、一定
精度の回路を繰返し利用し、高精度の解を得ることがで
きる。
Description
【0001】
【産業上の利用分野】本発明は、連立一次方程式解析装
置に関し、特に有限要素法による偏微分方程式解析のよ
うな高精度演算を行う連立一次方程式解析装置に関す
る。
置に関し、特に有限要素法による偏微分方程式解析のよ
うな高精度演算を行う連立一次方程式解析装置に関す
る。
【0002】
【従来の技術】従来の連立一次方程式解析装置では、連
立一次方程式の高精度な近似解を求める場合、演算装置
の数値データ表現の精度を増す方法が一般的である。即
ち、各数値データを記録するビット数を、例えば、32ビ
ットから倍の64ビットに増やす。
立一次方程式の高精度な近似解を求める場合、演算装置
の数値データ表現の精度を増す方法が一般的である。即
ち、各数値データを記録するビット数を、例えば、32ビ
ットから倍の64ビットに増やす。
【0003】そして、この方法が現在ほとんど全ての演
算装置(計算機)で採用されている。
算装置(計算機)で採用されている。
【0004】
【発明が解決しようとする課題】上述した従来の連立一
次方程式解析装置は、数値データ表現のビット長を増す
方法を採用しており、それに伴って記憶装置、加減算・
乗除算を行う四則演算装置が大型化する。例えば、上述
した32ビットとその倍の64ビットの例では、記憶装置の
容量は倍になる。更に、四則演算装置では、回路の規模
が4倍になる。一般に、四則演算回路は数値データ長が
n倍になったとき、nの自乗倍の規模の回路が必要とな
る。
次方程式解析装置は、数値データ表現のビット長を増す
方法を採用しており、それに伴って記憶装置、加減算・
乗除算を行う四則演算装置が大型化する。例えば、上述
した32ビットとその倍の64ビットの例では、記憶装置の
容量は倍になる。更に、四則演算装置では、回路の規模
が4倍になる。一般に、四則演算回路は数値データ長が
n倍になったとき、nの自乗倍の規模の回路が必要とな
る。
【0005】従って,例えば、演算装置を多数台接続す
ることによって計算を高速化する並列処理を行い、かつ
高精度に計算を行おうとする場合、四則演算回路の回路
規模が大型化し、実現困難となるという問題が起こる。
ることによって計算を高速化する並列処理を行い、かつ
高精度に計算を行おうとする場合、四則演算回路の回路
規模が大型化し、実現困難となるという問題が起こる。
【0006】本発明の目的は、近似計算回路と、残差計
算回路2と、加算回路3のような一定精度の回路を繰返
し利用することにより、上記の欠点を解消し、従来の高
精度数値データ表現を用いる方法では膨大になるハード
ウェア量を軽減し、高精度の解が得られる高精度連立一
次方程式解析装置を提供することにある。
算回路2と、加算回路3のような一定精度の回路を繰返
し利用することにより、上記の欠点を解消し、従来の高
精度数値データ表現を用いる方法では膨大になるハード
ウェア量を軽減し、高精度の解が得られる高精度連立一
次方程式解析装置を提供することにある。
【0007】
【課題を解決するための手段】本発明の高精度連立一次
方程式解析装置は、偏微分方程式の離散化により得られ
る連立一次方程式の係数行列と係数ベクトルを入力デー
タとし、この係数行列と与えられた係数ベクトルに対し
て近似解を計算する近似計算回路と、近似解に対する残
差を計算する残差計算回路と、近似解を逐次加算する加
算回路とを有し、近似計算回路で、はじめに入力された
係数ベクトルに対する近似解を計算し、その近似解を残
差計算回路と加算回路に出力し、以降、残差計算回路で
計算された残差を係数ベクトルとして近似計算回路によ
り近似解を計算し、その近似解を前述した場合と同様、
残差回路と加算回路に出力し、加算回路では、近似計算
回路より出力される毎に出力された近似解を逐次加算し
ている。
方程式解析装置は、偏微分方程式の離散化により得られ
る連立一次方程式の係数行列と係数ベクトルを入力デー
タとし、この係数行列と与えられた係数ベクトルに対し
て近似解を計算する近似計算回路と、近似解に対する残
差を計算する残差計算回路と、近似解を逐次加算する加
算回路とを有し、近似計算回路で、はじめに入力された
係数ベクトルに対する近似解を計算し、その近似解を残
差計算回路と加算回路に出力し、以降、残差計算回路で
計算された残差を係数ベクトルとして近似計算回路によ
り近似解を計算し、その近似解を前述した場合と同様、
残差回路と加算回路に出力し、加算回路では、近似計算
回路より出力される毎に出力された近似解を逐次加算し
ている。
【0008】
【作用】解きたい連立一次方程式を Au=b (1) と表すことにする。ここで、Aは係数行列、bは係数ベ
クトル、uは求めたい解である。
クトル、uは求めたい解である。
【0009】近似計算回路は、はじめに入力Aとbに対
して近似解u1*を求め、これを残差回路と加算回路に出
力する。残差回路は、このu1*に対する残差 r1 =b−Au1* (2) を求め、この残差を近似計算回路に出力する。これを第
1ステップとすると、次の第2ステップで、近似計算回
路は、r1 を用いて定義される連立一次方程式 Au2 =r1 (3) の近似解u2*を求め、第1ステップと同様に残差回路と
加算回路に出力する。
して近似解u1*を求め、これを残差回路と加算回路に出
力する。残差回路は、このu1*に対する残差 r1 =b−Au1* (2) を求め、この残差を近似計算回路に出力する。これを第
1ステップとすると、次の第2ステップで、近似計算回
路は、r1 を用いて定義される連立一次方程式 Au2 =r1 (3) の近似解u2*を求め、第1ステップと同様に残差回路と
加算回路に出力する。
【0010】以下同様に、近似計算回路は、第iステッ
プにおいて、 Aui =ri-1 (4) の近似解ui*を求め、残差計算回路は残差 ri =ri-1 −Aui* (5) を求める。加算回路はuの高精度近似解u* を u* =u1*+u2*+u3*+... +un* (6) として求める。ここでnは繰り返しステップ数を表す。
プにおいて、 Aui =ri-1 (4) の近似解ui*を求め、残差計算回路は残差 ri =ri-1 −Aui* (5) を求める。加算回路はuの高精度近似解u* を u* =u1*+u2*+u3*+... +un* (6) として求める。ここでnは繰り返しステップ数を表す。
【0011】ここで式(6) のu* がuの高精度近似解と
なっていることは次のようにして示される。まず式(6)
に式(5) を代入すると、 u* =A-1( b−r1 ) +A-1( r1 −r2 ) +A-1( r2 −u3 ) +... +A-1( rn-1 −rn ) =A-1b−A-1rn (7) となる。ここで式(7) の第1項は方程式(1) の真の解を
表し、第2項は第nステップの残差を表す。一般に、第
iステップの残差ri はそれまでのステップにおける残
差rk (k=1,...,i)を除去したものであるから、それら
の何れよりも小さい値となている。即ち、式(7) は、そ
れまでのステップにおける近似解の総和 u* =u1*+u2*+u3*+... +un-1* (8) となり、精度の高い近似解となっている。
なっていることは次のようにして示される。まず式(6)
に式(5) を代入すると、 u* =A-1( b−r1 ) +A-1( r1 −r2 ) +A-1( r2 −u3 ) +... +A-1( rn-1 −rn ) =A-1b−A-1rn (7) となる。ここで式(7) の第1項は方程式(1) の真の解を
表し、第2項は第nステップの残差を表す。一般に、第
iステップの残差ri はそれまでのステップにおける残
差rk (k=1,...,i)を除去したものであるから、それら
の何れよりも小さい値となている。即ち、式(7) は、そ
れまでのステップにおける近似解の総和 u* =u1*+u2*+u3*+... +un-1* (8) となり、精度の高い近似解となっている。
【0012】この方法によると、n倍の精度の解を得る
ためにn回の繰返しを行えばよいことに注目する必要が
ある。尚、従来の数値データ表現をn倍にする場合で
は、回路の規模はnの自乗倍になる。
ためにn回の繰返しを行えばよいことに注目する必要が
ある。尚、従来の数値データ表現をn倍にする場合で
は、回路の規模はnの自乗倍になる。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0014】図1は本発明の一実施例の高精度連立一次
方程式解析装置の構成図である。
方程式解析装置の構成図である。
【0015】本実施例の高精度連立一次方程式解析装置
は、プロセッサから構成され、図1に示すように、入力
データである行列A11とベクトルb12が供給される
近似計算回路1と、近似計算回路1から近似解ui*13
を入力し残差ri 14を出力する残差計算回路2と、近
似計算回路1から近似解13を入力し高精度近似解u*
15を出力する加算回路3とから構成される。
は、プロセッサから構成され、図1に示すように、入力
データである行列A11とベクトルb12が供給される
近似計算回路1と、近似計算回路1から近似解ui*13
を入力し残差ri 14を出力する残差計算回路2と、近
似計算回路1から近似解13を入力し高精度近似解u*
15を出力する加算回路3とから構成される。
【0016】ここで、近似計算回路1は、偏微分方程式
の離散近似から得られる連立一次方程式の係数行列と係
数ベクトル(第2ステップ以降は残差ベクトル)を入力
データとし、反復計算法により連立一次方程式の近似解
を計算し、出力するものである。残差計算回路2は、近
似計算回路で計算された近似解に対する残差を計算し、
これを近似計算回路に出力するものである。加算回路3
は、近似計算回路で計算された近似解を逐次加算し、出
力するものである。このとき、前述の〔作用〕で述べた
原理により、加算されたベクトルは連立一次方程式の高
精度な近似解になっている。
の離散近似から得られる連立一次方程式の係数行列と係
数ベクトル(第2ステップ以降は残差ベクトル)を入力
データとし、反復計算法により連立一次方程式の近似解
を計算し、出力するものである。残差計算回路2は、近
似計算回路で計算された近似解に対する残差を計算し、
これを近似計算回路に出力するものである。加算回路3
は、近似計算回路で計算された近似解を逐次加算し、出
力するものである。このとき、前述の〔作用〕で述べた
原理により、加算されたベクトルは連立一次方程式の高
精度な近似解になっている。
【0017】
【発明の効果】以上説明したように、本発明の高精度連
立一次方程式解析装置は、入力データである行列A11
とベクトルb12が供給される近似計算回路1と、近似
計算回路1から近似解ui*13を入力し残差ri 14を
出力する残差計算回路2と、近似計算回路1から近似解
13を入力し高精度近似解u* 15を出力する加算回路
3とから構成され、一定精度の回路を繰り返して利用
し、近似計算回路1と残差計算回路2との精度を向上さ
せ、加算回路3で高精度の近似解を計算することによ
り、高精度計算のために従来用いられていた方法、即ち
倍精度または4倍精度といった長い数値データ長の四則
演算回路を装備した装置を用いることなく、より安価な
演算回路を用いて、高精度の解を計算できるという効果
がある。
立一次方程式解析装置は、入力データである行列A11
とベクトルb12が供給される近似計算回路1と、近似
計算回路1から近似解ui*13を入力し残差ri 14を
出力する残差計算回路2と、近似計算回路1から近似解
13を入力し高精度近似解u* 15を出力する加算回路
3とから構成され、一定精度の回路を繰り返して利用
し、近似計算回路1と残差計算回路2との精度を向上さ
せ、加算回路3で高精度の近似解を計算することによ
り、高精度計算のために従来用いられていた方法、即ち
倍精度または4倍精度といった長い数値データ長の四則
演算回路を装備した装置を用いることなく、より安価な
演算回路を用いて、高精度の解を計算できるという効果
がある。
【図1】本発明の一実施例の高精度連立一次方程式解析
装置の構成図である。
装置の構成図である。
1 近似計算回路 2 残差計算回路 3 加算回路 11 行列A 12 ベクトルb 13 近似解ui* 14 残差ri 15 高精度近似解u*
Claims (1)
- 【請求項1】 偏微分方程式の離散化により得られる連
立一次方程式の係数行列と係数ベクトルを入力データと
し、この係数行列と与えられた係数ベクトルに対して近
似解を計算する近似計算回路と、前記近似解に対する残
差を計算する残差計算回路と、前記近似解を逐次加算す
る加算回路とを有し、前記近似計算回路で、はじめに入
力された係数ベクトルに対する近似解を計算し、その近
似解を前記残差計算回路と前記加算回路に出力し、以
降、前記残差計算回路で計算された残差を係数ベクトル
として前記近似計算回路により近似解を計算し、その近
似解を前記同様、前記残差回路と前記加算回路に出力
し、前記加算回路では、前記近似計算回路より出力され
る毎に出力された近似解を逐次加算することを特徴とす
る高精度連立一次方程式解析装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8436792A JPH05303586A (ja) | 1992-04-07 | 1992-04-07 | 高精度連立一次方程式解析装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8436792A JPH05303586A (ja) | 1992-04-07 | 1992-04-07 | 高精度連立一次方程式解析装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05303586A true JPH05303586A (ja) | 1993-11-16 |
Family
ID=13828561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8436792A Withdrawn JPH05303586A (ja) | 1992-04-07 | 1992-04-07 | 高精度連立一次方程式解析装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05303586A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8466156B2 (en) | 2008-04-11 | 2013-06-18 | Actelion Pharmaceuticals Ltd. | 2-phenyl-4-cyclopropyl-pyrimidine derivatives |
-
1992
- 1992-04-07 JP JP8436792A patent/JPH05303586A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8466156B2 (en) | 2008-04-11 | 2013-06-18 | Actelion Pharmaceuticals Ltd. | 2-phenyl-4-cyclopropyl-pyrimidine derivatives |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02259826A (ja) | マイクロプロセツサにおいて浮動小数点データのフオーマツトを変換する装置及び方法 | |
US4115867A (en) | Special-purpose digital computer for computing statistical characteristics of random processes | |
Jeong et al. | A cost-effective pipelined divider with a small lookup table | |
Pang et al. | VHDL Modeling of Booth Radix-4 Floating Point Multiplier for VLSI Designer’s Library | |
Kulshreshtha et al. | CORDIC-based high throughput sliding DFT architecture with reduced error-accumulation | |
Corliss | Industrial applications of interval techniques | |
JPH05303586A (ja) | 高精度連立一次方程式解析装置 | |
Corinthios et al. | A parallel radix-4 fast Fourier transform computer | |
JPH09212485A (ja) | 2次元idct回路 | |
Mahesh et al. | Performance evaluation of FFT through Adaptive Hold Logic (AHL) booth multiplier | |
Yun et al. | A latency-effective pipelined divider for double-precision floating-point numbers | |
Javeed et al. | Low power high speed 24 bit floating point vedic multiplier using cadence | |
WO2021035230A2 (en) | Methods and apparatus for quotient digit recoding in a high-performance arithmetic unit | |
Varma et al. | VLSI realization of hybrid fast fourier transform using reconfigurable booth multiplier | |
Savarimuthu et al. | Square root for perfect square numbers using vedic mathematics | |
JP2508286B2 (ja) | 平方根演算装置 | |
Ray et al. | CORDIC-based VLSI architecture for implementing Kaiser-Bessel window in real time spectral analysis | |
JPH06105421B2 (ja) | 逆三角関数演算装置 | |
JP2943255B2 (ja) | 逆数算出回路 | |
Zuluaga et al. | Sampling approaches for the numerical laplace transform and its FPGA implementation | |
SU792261A1 (ru) | Цифровое устройство дл вычислени тригонометрических коэффициентов | |
RU2602989C2 (ru) | Устройство для вычисления функциональных зависимостей | |
JP3019368B2 (ja) | アナログデジタル混在回路のシミュレーション方法 | |
Sankar et al. | AREA EFFICIENT LOW POWER MULTIPLIER FOR FFT DIF ALGORITHM | |
Reddy et al. | An Efficient Architecture for Double Precision Floating Point Adder with LOA |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |