JPH053034B2

JPH053034B2 -

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Publication number: JPH053034B2
Application number: JP61242226A
Authority: JP
Inventors: Ongu Shauchi
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1985-11-14
Filing date: 1986-10-14
Publication date: 1993-01-13
Also published as: JPS62119677A; DE3650196D1; EP0223121A3; US4858179A; EP0223121B1; DE3650196T2; EP0223121A2

Description

【発明の詳細な説明】

Ａ産業上の利用分野本発明は、総括的にいえば、電気回路の設計技
術に関するものであり、更に具体的にいえば、電
気回路のすべての回路状態を記憶するのに必要な
記憶素子およびその関連した組合せ論理回路の数
が最小限に決定された各クロツク間隔の間に少な
くとも１つの信号出力を発生する回路に関するも
のである。Ｂ従来技術従来技術は回路の最小数の出力状態を記憶する
のに必要な最小数の記憶レジスタを決定するため
の方法を使用している。クロツクの各サイクル中
の回路の各状態を考慮することにより、いわゆる
「状態図」を描き、希望する出力を与えるのに必
要な最小数の状態を示すことができる。次に、等
式ｍ＝「log₂n」（ただし、ｍは記憶素子またはメ
モリ・レジスタの数、ｎは可能な組合せ状態の合
計数である）を使用して、記憶素子またはメモ
リ・レジスタの最小数を決定できる。従来技術の
方法の詳細は、「スイツチングおよび有限オート
マトン理論（Switching and Finite Automata
Theory）」、Ｚ・コハビ（Z.Kohavi）、McGraw
−Hill、N.Y.第２版および「VLSIシステム入門
（Introduction to VLSI Systems）」、Ｃ・ミー
ドおよびＬ・コンウエイ（C.Mead and L.
Conway）、Addison−Wesley、Reading、MA、
1980年という刊行物に記載されている。これらの参考文献には、波形パターンから回路
を開発する方法が詳細に記載されている。以下第
３図および第４図を使用して、クロツク回路の状
態を記憶するに必要な、記憶レジスタの最小数を
決定する従来技術の方法を説明する。各クロツ
ク・サイクル中の出力の状態を考慮して、状態の
数が得られると、状態を記憶する記憶レジスタの
数を簡単に決定することができる。主従構成
（moster−slove）の記憶機構を呼び出して、回
路の発振を防止する場合、記憶レジスタの数は２
倍になる。レジスタの数が決まると、論理式を導
いて組合せ論理の要件を決定し、組合せ論理がこ
れに印加された入力信号に基づいて、適切な入力
を記憶レジスタに与えるようにすることができ
る。第５図はクロツク回路およびこれに関連した
組合せ論理を示すものであり、この組合せ論理は
部分的に、第４図の「状態図」から導かれたもの
である。Ｃ発明が解決しようとする問題点各クロツク・サイクル中の出力状態を考慮する
場合、従来技術の方法はこの構成に、最小数の状
態を与える。しかしながら、少なくとも一対の隣
接したクロツク間隔中に発生する状態を組み合わ
せ、組合せクロツク間隔中に生じる組合せ状態を
もたらし、可能な組合せ状態がすべて得られるま
で組合せ工程を繰り返すという他の構成を呼び出
すだけで、状態の数を減し、記憶レジスタの数お
よび関連する組合せ論理を減らすことができる。
この新しい構成において、主従構成を使用して回
路の発振を防ぐ場合、達成される削減量は記憶レ
ジスタの数および組合せ論理回路の両方に関し
て、２倍となる。本発明の目的は、所望のクロツク出力がより少
ない数の記憶レジスタおよび少ない数の関連した
組合せ論理回路を使用して発生できる信号出力発
生回路を提供することである。本発明の他の目的は、出力論理ゲートをクロツ
ク・サイクルの一部分の間にプリコンデイシヨニ
ングする事により、論理ゲートに複数の入力信号
が同時に到来しないために生じるスパイクを防止
する信号出力発生回路を提供することである。Ｄ問題点を解決するための手段隣接した複数のクロツク間隔の間に生じる回路
状態に基づいて各クロツク間隔におけるすべての
回路状態を、最小限の記憶素子および組合せ論理
回路により、提供するための本発明による信号出
力発生回路は、次の通りの構成を有する。クロツクの各間隔中には少なくとも１つの信号
出力を発生するための信号出力発生回路であつ
て； (a) 前記クロツクの相継ぐ隣接間隔対の間に生じ
る前記信号発生回路の可能なすべての出力状態
を２進形式で記憶する手段、該記憶手段は、前記すべての出力状態を記憶
するのに要する最小数の記憶素子と、該記憶素
子に接続され複数の相補関係出力信号を伝送す
る複数の相互接続線とを含み、前記すべての出
力状態のうちの各１つを、各々、表わす出力ゲ
ート条件付け信号および組合せ論理ゲート条件
付け信号を前記相互接続線上に発生するように
構成されており； (b) クロツク線および前記出力ゲート条件付け信
号を伝送する前記相互接続線を介して、各々、
前記クロツクおよび記憶手段に接続され、前記
クロツクの各間隔中に少なくとも１つの出力を
発生する複数のクロツク制御出力ゲート； (c) 前記記憶手段に接続され、それからの前記組
合せ論理ゲート条件付け信号と、その論理ゲー
トへの入力信号とを論理的に組合せてその出力
側に前記すべての出力状態のうちの他の状態を
表わす信号を発生するように構成されている組
合せ論理回路；とより成る信号出力発生回路。本発明の構成、特徴および利点は、良好な実施
例に関する以下の説明から、明らかであろう。Ｅ実施例本発明の実施例を説明する前に、本発明の利点
を理解するために従来技術を、第３図、第４図お
よび第５図を参照して説明する。第３図は、波形図であり、１ないし25の番号が
付けられたシステム・クロツクS.C.、各々、ライ
ンＳ，S.A.，ＤおよびＰ上に示された４個の出力
位相φ₁〜φ₄ならびに１対の入力信号SET及び
Proc.の波形が時間に関して図示されている。こ
の１対の入力信号は、任意回路の組合せ論理を制
御するのに使用され、その結果、後述する記憶レ
ジスタへの入力を制御するのに使用される。通
常、回路状態は、出力位相だけで決定できるが、
回路状態の変化を決定する要因が入力信号SET
及びProc.のタイミングであるのでこれらの信号
のタイミングを知ることも重要であり、第３図の
波形図、即ち、クロツク位相図に図示した。図
中、第１位相φ₁は、例えば、算術演算回路への
データ入力源（Source）を選択するためのタイ
ミング位相を表わしており、第２位相φ₂は、例
えば、センス・アンプ（Sense Amp）を付勢す
るためのタイミング位相を表わしており、第３位
相φ₃は、算術演算回路からの出力データの転送
先を付勢するための位相であり、第４位相φ₄は、
次のメモリ読取りサイクルの準備のためにセン
ス・アンプに関連してメモリ・セル・ラインをプ
リチヤージ（Precharge）する回路を付勢するた
めに使用される。第３図のクロツク位相図は、例えば、第１番な
いし第５番のクロツク時間間隔の間、各出力位相
φ₁〜φ₄からの出力がゼロであるが第６番の時間
間隔の間、第４出力位相φ₄からの出力を必要と
する仕様に基づいで作成されたものである。この
仕様によれば、入力信号SET，，Proc.およ
び.が印加されるべき場合には、これらの各
入力信号は、クロツクの高または低レベルと同期
して印加され、しかもその印加タイミングは、希
望する出力位相に対応するクロツク間隔の直前の
クロツク間隔に一致しなければならない。詳述す
ると、第１及び第３の出力位相φ₁およびφ₃は、
奇数番号のクロツク間隔、すなわち、高レベルの
クロツク・パルスと同期した位相であるが、その
位相で出力を発生するための前提として、その直
前の偶数番号のクロツク間隔、すなわち、低レベ
ルのクロツク・パルスの間に入力信号が存在（通
常、高レベル状態）しなければならない。同様
に、第２および第４の出力位相φ₂およびφ₄は、
偶数番号（低レベル）のクロツク間隔と同期して
出力する位相であるが、その前提として、その直
前の奇数番号（高レベル）のクロツク間隔の間に
入力信号が存在しなければならない。図について
具体的に説明すると、例えば、入力信号SETが
低レベル状態である間、いずれの位相からも出力
が発生されない。しかしながら、入力信号SET
が高レベルになり、しかもクロツク間隔が、第５
番のクロツク間隔のように、高レベルになると、
その次のクロツク間隔である第６番のクロツク間
隔の間に第４出力位相φ₄上に出力が現われる。
この第４位相φ₄は、前述のように、プリチヤー
ジ回路を付勢して次のマシン・サイクルの準備を
整える。次に、第６番のクロツク間隔の間、入力
信号SETが高レベであるが、他の信号Proc.およ
びクロツク・パルスが低レベルであるので、次の
第７番のクロツク間隔の間、どの位相の出力も現
われない。この第７番のクロツク間隔の間に入力
信号SETおよびクロツク・パルスが両方とも高
レベルであるので次の第８番のクロツク間隔の
間、第４位相φ₄に出力が現われる。この第８番
のクロツク間隔の間、２つの入力信号SETおよ
びProc.が高レベルであるがクロツク・パルスは
低レベルである。この条件のため、次の第９番の
クロツク間隔の間に第１位相φ₁に出力が現われ、
例えば算術演算機能を実行する或る回路への入力
供給源を付勢するように働く。この第９番のクロ
ツク間隔の間、入力信号SETおよびProc.が高レ
ベルであるので、次の第10番のクロツク間隔の
間、第２位相φ₂に出力が現われ、この出力は、
例えば、メモリ・センス・アンプの付勢を制御す
るのに使用され、図ではS.A.で表示されている。
この第10番のクロツク間隔の間、入力信号SET
が高レベルであり、クロツク・パルスが低レベル
であるので、入力信号Proc.が高または低レベル
であつても、次の第11番のクロツク間隔の間、第
３位相φ₃に出力が現われ、この出力は、例えば、
算術演算機能を実行する回路からの出力の転送先
を制御するのに使用され、図ではＤで表示されて
いる。この第11番のクロツク間隔の間、入力信号
SETおよびクロツク・パルスが高レベルである
ので、入力信号Proc.が高または低レベルであつ
ても、次の第12番のクロツク間隔の間、第４位相
φ₄から出力が得られる。同様に、第１ないし第
４の各位相φ₁〜φ₄で順次に出力を第13番ないし
第16番の各クロツク間隔の間に発生させたい場合
には、前述した第９番ないし第12番のクロツク間
隔の間に存在した前述の入力信号およびクロツ
ク・パルスの関係と同じ関係を満足させる必要が
ある。このような関係の下に、第１ないし第４の
位相φ₁〜φ₄の各出力が第13番ないし第16番の各
クロツク間隔の間に得られる。前述の通常動作シーケンス関係を断つて、他の
状態に変るには、第16番のクロツク間隔、すなわ
ち、クロツク間隔１６（以下、クロツク間隔の後
に数字番号を付して表示する）、の間、クロツ
ク・パルスが低レベルであり、入力信号Proc.を
低レベルへそしてSETを高レベルに選択すると、
次のクロツク間隔１７の間にはいずれの位相の出
力も発生しない。このクロツク間隔１７の間、入
力信号SETを高レベルに、そしてProc.を高また
は低レベルに選択すると、次のクロツク間隔１８
の間に第４位相φ₄から出力が得られる。クロツ
ク間隔１８の間に前述のクロツク間隔１６の場合
の信号関係を保持すると、すなわち、入力信号
SETを高レベルに、そしてProc.を低レベルに選
択すると、次のクロツク間隔１９の間では、いず
れの位相も出力も現われない。最後に、このクロ
ツク間隔１９に対して前述のクロツク間隔１７の
間に行なつたと同じ信号関係、すなわち、入力信
号SETを高レベルに、そしてProc.を高または低
レベルにすると、次のクロツク間隔２０中に第４
位相φ₄で出力が得られる。前述の通常動作シー
ケンス関係に戻るには、クロツク間隔２０の間に
入力信号SETおよびProc.を高レベルに選択する
必要があり、これは前述のクロツク間隔８の信号
関係の条件を満足する。このように、必要な出力
が規則的な位相関係にある限り、クロツク、
SETおよびProcの信号関係のセツテング条件
（これも規則的であるが）により希望の出力が得
られることは明らかであろう。クロツク・パルス
の高低レベルの条件を各クロツク間隔について概
説したが、SETおよびProcの各入力信号条件に
基づいて、出力位相φ₁〜φ₄のいずれの位相から
出力が得られるかが決定されることが理解されよ
う。上記の説明は、第３図のパルス・パターンに含
まれている限り、これを第４図に示す状態図によ
つて表すことができる。第４図は従来技術の最小
化された「状態図」であつて、各クロツク間隔に
おける各状態出力を考慮することによつて、得ら
れるものである。第４図には複数個の円で囲つた状態φ₀−φ₄が
示されており、これらの状態はCLK，，
SET，およびPROC.，.の何らかの状
態を呼び出した場合に与えられる出力を示してい
る。それ故、円で囲つたφ₀はSETが低い限り、
出力φ₁−φ₄が与えられないことを示している。
このことは円で囲つたφ₀から出て、かつこれに
戻るという矢印によつて示されている。
SETが低い限り、CLKおよびPROC.の状態にか
かわりなく、あらゆるクロツク間隔において出力
が与えられることはない。しかしながら、SET
が高くなり、かつCLKが高いと、新しい状態が
φ₄にもたらされ、かつ出力がφ₄に与えられる。
これは第３図のクロツク間隔６において、φ₄で
示されている出力である。間隔５において、
SETが高く、PROC.が低いかあるいは高く、し
かもCLKが高いことに留意されたい。第４図に
おいて円で囲つたφ₀から円で囲つたφ₄へ延びて
おり、かつSET，CLKと表示されている矢印は、
φ₀からφ₄への遷移を示している。他の出力が必
要ない場合には、条件SETを高く、PROC.を低
く、かつCLKを低く印加することによつて、出
力φ₀を得ることができる。このことは第４図に
おいて、円で囲つたφ₄から円で囲つたφ₀まで延
びているSET，.という矢印で示されてお
り、かつ第３図において、クロツク間隔６中に示
される条件によつて表されている。一方、他の出力を他の位相で希望する場合に
は、出力が第４図の円で囲つたφ₄で与えられる
ようになり、条件SETおよびPROC.が高く、
CLKが低いということが満たされると、出力の
状態が次のクロツク間隔中に、第４図の円で囲つ
たφ₄から円で囲つたφ₁に変化する。これらの条
件はクロツク間隔８中に発生するものとして、第
３図に示されている。 φ₂に出力を与えるような他の状態に進むには、
条件SETおよびCLKが高くなり、PROC.が高く
なるか、低くなるかのいずれかとなつて、状態を
第４図の円で囲つたφ₁から、円で囲つたφ₂へ変
化させる。第４図の円で囲つたφ₁からφ₂へ延び
ているSETという矢印は、遷移を表している。
第３図のクロツク間隔９中に発生する条件が示さ
れている。円で囲つたφ₂とφ₃の間、および円で囲つたφ₃
と円で囲つたφ₄の間を延びているSETという矢
印は、第４図の状態図を完成するものである。ク
ロツク間隔１０および１１のそれぞれの間にクロ
ツク間隔９の条件を繰り返す条件は、状態をそれ
ぞれ、円で囲つたφ₂から円で囲つたφ₃へ、およ
び円で囲つたφ₃から円で囲つたφ₄へ変化させる。上述の説明より、適切な条件を与えることによ
つて、状態φ₁、φ₂、φ₃およびφ₄を得ることがで
き、また他の適切な条件を呼び出すことによつて
φ₀状態を達成できることが、明らかであろう。
たとえば、φ₄状態が達成されると、SET，
PROC.を高く印加することによつて、状態をφ₁
に変えることができ、あるいはSETを高く、か
つPROC.を低く印加することによつて、状態を
φ₀に変えることができる。第３図および第４図の両図において、機能電力
アツプ（POWER UP）、システムの初期設定
（SYSTEM INITIALIZATION）などが示され
ているので、機能を作動させるさまざまなパルス
が発生する時間を、どの機能の間にどの状態が存
在しているかに、関連付けられることに留意され
たい。以下の第表は第４図の状態図を、他の形式で
示したものである。第表の最も左側の欄は、希望する出力で可能
な現在の状態の各々を示すものである。次の４つ
の欄は、これら４つの欄のそれぞれの上に示され
ている条件が呼び出されたときの、次のクロツク
間隔での出力の状態を示すものである。

【表】 φ_２ φ_０ φ_０ φ_３ φ_３
φ_３ φ_０ φ_０ φ_４ φ_４
φ_４ φ_０ φ_０ φ_０ φ_１
上述のように、第４図の状態図は、従来技術の
態様で各状態を使用して作成されたもので、第３
図に示した入力CLK，SETおよびPROC.と関連
してクロツク回路を作動させるのに必要な状態の
最小数を決定するためのものである。状態の最小
数が５（φ₀−φ₄）であるから、これらの状態を記
憶するメモリ装置の最小数は、次の周知の関係に
よつて決定することができる。ｍ＝「log₂n」ただし、ｍ＝記憶レジスタの数ｎ＝状態の数それ故、ｍ＝「log₂5」＝３３つの状態レジスタY₁，Y₂，Y₃の状態は独自
のものであつて、この独自の状態を表す独立した
出力を確実に与えるものでなければならない。第
表は記憶レジスタY₁，Y₂，Y₃で可能な８つの
うち５つの独自コード（CODE）を示すものであ
る。各々の独自の条件は状態φ₀−φ₄のひとつと
関連付けられている。

【表】 φ_４０００
下記の第表は第表に示した状態にマツプさ
れたレジスタY₁−Y₃の出力を示すものである。
それ故、たとえば所定の状態φ₀が第表に現れ
ている場合、この状態に対するコード化された出
力（000）が、この状態の現れる場所で置換され、
下記の第表が得られる。

【表】第表のコード化された出力が得られたら、カ
ルノー図法という手法を呼び出し、第表に示す
情報の方の論理変換を行う。カルノー図法の詳細
は、「スイツチングおよび有限オートマトン理論
（Switching and Finite Automata Theory）」、
Ｚ・コハビ（Z.Kohavi）、McGraw−Hill、N.Y.
第２版という刊行物に記載されている。この手法は回路設計者には周知のものであるか
ら、複数個のNORゲートに対する入力を示す論
理式を、展開できることを述べれば十分であろ
う。この状況において、親子関係が回路状態を記
憶するために考えられているのであるから、従属
記憶レジスタが希望する入力を、各位相φ₁−φ₄
に対してひとつあるNORゲートに与える。従属
レジスタにはy₁，y₂，y₃という記号がつけられて
おり、これらは入力の真数出および補数出力を与
え、これらの出力は関連する主レジスタY₁，Y₂，
Y₃から従属レジスタへゲートされる。下記の第
表は、従属レジスタy₁，y₂，y₃からの出力を示
すものであり、これらの従属レジスタはφ₁−φ₄
出力のNORゲートに出力を与える。第表 φ₁＝₂y₃＝y₂＋₃ φ₂＝y₂ ₃＝₂＋y₃ φ₃＝y₂y₃＝₂＋₃ φ₄＝y₁ ₂＝₁＋y₂ 同じカルノー図法を使用して、主記憶レジスタ
Y₁，Y₂，Y₃への入力である組合せ論理NORゲー
トの出力を決定できる。下記の第表は関連する
論理式を示すものである。記憶レジスタY₁，Y₂，
Y₃への入力は、直前のクロツク間隔中の従属記
憶レジスタからの出力y₁，y₂，y₃に基づくもので
ある。

【表】上記の等式に基づき、φ₁−φ₄NORゲートおよ
び主記憶レジスタY₁，Y₂，Y₃に入力を与える組
合せ論理NORゲートの両方の希望する出力を与
える回路をもたらす、いくつかの結論を与える。
この結論のひとつは、SETがゼロの場合、他の
入力の条件にかかわりなく、Y₁，Y₂，Y₃の値は
常にゼロである。ひとつの出力の可能性を得るに
は、SETは常に１でなければならない。上記のすべてに基づき、第５図の回路が開発さ
れ、これはφ₀−φ₄に適切な出力を与え、かつ直
前のクロツク間隔中の従属記憶レジスタからの入
力に基づいて、組合せ論理回路から主記憶レジス
タに適切な入力を与える。第５図の略図はクロツ
ク回路３０を示すものであり、複数個の出力
NORゲート３１−３４を含んでおり、これらの
ゲートはそのそれぞれの出力に、信号φ₀−φ₄を
与える。また、組合せ論理回路３５も示されてお
り、この回路は３つの論理NORゲート３６−３
８を含んでいる。これらのゲートの出力は主記憶
レジスタY₁−Y₃の入力に接続されている。回路
３５はさらに、NORゲート３６に接続された一
対の入力３９，４０、NORゲート３７に接続さ
れた一対の入力NORゲート４１，４２、および
NORゲート３８に接続されたもう一対の入力
NORゲート４３，４４を包含している。第５図
でSETと示されているパルス化ソースに接続さ
れているインバータ４５の出力は、論理NORゲ
ート３６−３８の各々の入力に接続されている。第５図において、主記憶レジスタY₁−Y₃は従
属記憶レジスタy₁−y₃の入力に接続されている。
従属レジスタはその入力の真数値および補数値
を、それぞれの真数および補数の出力端子に与え
る。これらの出力の各々からの相互接続ライン
は、第５図においてy₁，₁，y₂，₂，y₃，₃と
示されている。このようにして、NORゲートに
信号が存在するか、存在しないかが、どの入力が
従属レジスタy₁−y₃に存在するかによつて決定す
ることができる。それ故、記憶レジスタy₁への入
力が１である場合、真数出力は１で、補数出力は
０である。第５図において、相互接続ラインy₁は
論理NORゲート３７，３８および入力NORゲー
ト４０へ接続されており、相互接続ライイン₁
は出力NORゲート３４へ接続されている。記憶
レジスタy₂の真数出力y₂は、入力NORゲート３
９，４０，４２および４４、ならびに出力NOR
ゲート３１，３４に接続されている。レジスタy₂
の補数出力₂は、入力NORゲート４１，４３お
よび出力NORゲート３２，３３に接続されてい
る。レジスタy₃の真数出力y₃は、入力NORゲー
ト４２，４３、論理NORゲート３６および出力
NORゲート３２へ接続されている。レジスタy₃
の補数出力₃は、入力NORゲート４１，４４お
よび出力NORゲート３１，３３に接続されてい
る。第５図において、入力NORゲート３９は、
第５図においてPROC.で示されているパルス化
ソースに接続されており、また主記憶レジスタ
Y₁−Y₃および従属記憶レジスタy₁−y₃は、第５
図においてCLK＊およびCLK＊＊で示されてい
るクロツク・パルス源に接続されている。作動時に、第５図の回路は、従属記憶レジスタ
y₁−y₃の入力に現れる入力に応じた適切な時間間
隔で、出力φ₀−φ₄を与える。従属記憶レジスタ
y₁−y₃の入力は、主記憶レジスタY₁−Y₃から出
力として得られ、主記憶レジスタは論理NORゲ
ート３６−３８からの出力として、このような入
力を受け取る。前述のように、パルス化ソース
SETがゼロの場合、論理NORゲート３６−３８
の出力は常にゼロである。しかしながら、SET
が１の場合、出力がゼロ以外のものになる可能性
が存在し、これは従属記憶レジスタy₁−y₃で与え
られる出力の関数となる。第表はレジスタy₁−
y₃へのコード化入力を示している。それ故、レジ
スタy₁−y₃のそれぞれからの000という出力は、
すべての位相にゼロ出力を与える。φ₃に出力希
望する場合、レジスタy₁−y₃への入力はそれぞ
れ、011となる。同様に、レジスタy₁−y₃それぞ
れへの入力100は、φ₄に出力を与える。従属レジ
スタy₁−y₃への入力が主記憶レジスタY₁−Y₃か
ら得られる場合、主記憶レジスタY₁−Y₃への入
力が、NOR論理ゲート３６−３８の出力で組合
せ論理回路３５から得られることが理解されよ
う。それ故、従属記憶レジスタy₁−y₃がクロツク
信号CLK＊（これは上述のシステム・クロツク
CLKと異なつていることがある）の制御の下に
ラツチされる場合、出力NORゲート３１−３４
において適切な出力が得られ、同時に論理ゲート
３６−３８において出力が得られるが、これは主
レジスタY₁−Y₃への入力である。これらの入力
はクロツクCLK＊＊（これはCLK＊の遅延した
ものである）の以降のサイクルにおいて、ラツチ
され、入力の新しいセツトが、CLK＊の次のサ
イクルでラツチするために、従属レジスタに与え
られる。第表の等式を使用した場合、主レジス
タY₁−Y₃への入力は、従属レジスタの条件、な
らびにSETおよびPROC.の値に基づくものであ
る。これらの出力は、次のクロツク・サイクル中
に従属レジスタy₁−y₃に提示される入力である。回路の各状態を使用して回路を設計する従来技
術の方法を以上で説明したのは、第１図および第
４図の状態図の直接比較、および第２図および第
５図の回路の直接比較を行うことができるからで
ある。以下の説明から明らかなように、回路の隣
接する状態を使用する本発明の方法は、従来技術
よりも状態が少ない「状態図」を生成するもので
あり、かつ同数の出力を与えるが、記憶レジスタ
の数が少なく、組合せ論理が少なく、しかも相互
接続が少ない回路をもたらすものである。第３図を再度参照すると、各クロツク間隔中の
回路のすべての出力状態は、隣接した相継ぐクロ
ツク間隔対の間の回路状態に基づいて決定できる
ことが理解できよう。上述したように、第３図の
波形は回路設計者の仕様に基づくものであり、か
つ入力SETおよびPROC.の関数として、どのク
ロツク間隔中に、どの出力が必要かを示すもので
ある。クロツク間隔１および２を使用して、すべての
出力φ₀−φ₄をゼロにする場合、回路の状態を、
S₀₀という特性にすることができ、第１図の「状
態図」の円で囲つたS₀₀で示される。次いで、
SETの値がクロツク間隔中にゼロである限り、
回路の状態は第１図の円で囲つたS₀₀状態に戻る。
これは円で囲まれたS₀₀から出て、これに戻る
SETという矢印で示されている。それ故、クロ
ツク間隔３，４の間、回路はS₀₀のままである。
SET入力を印加した場合、クロツク間隔５，６
の間、回路はクロツク間隔５においてすべてゼロ
の出力を、またクロツク間隔６においてφ₄出力
を与える。この条件はS₀₄という組合せクロツク
間隔中の新しい回路状態を表る。この状態は第１
図において、円で囲つたS₀₄で示されており、か
つSET信号の印加時に生じる。これは第１図に
おいて、円で囲つたS₀₀から円で囲つたS₀₄へ延び
ているSETという矢印で示されている。ここで、組合せたクロツク間隔７および８を考
察すると、入力SETおよび．が印加されて
いる限り、回路が組合せクロツク間隔の最初の部
分、すなわち間隔７において、すべてゼロの出力
を与え、組合せクロツク間隔の２番目の部分、す
なわち間隔８において、φ₄出力を与えることが
わかる。これは第１図において、円で囲つたS₀₄
から出て、これに戻るSET，．という矢印
で示されている。次の組合せクロツク間隔９，１０において、出
力は第３図の出力φ₁およびφ₂で要求されるもの
として指定されている。これは新しい状態S₁₂を
表しており、かつ入力信号SETおよびPROC.が
存在する場合に生じる。新しい状態は第１図にお
いて、円で囲つたS₁₂として示されており、また
入力信号は第１図において、円で囲つたS₀₄から
円で囲つたS₁₂へ延びているSET，PROC.という
矢印で表されている。第３図において、所定のク
ロツク間隔で特定な出力を生じるのに必要な入力
が、常に直前のクロツク間隔に存在していること
に留意されたい。組合せクロツク間隔１１，１２中に、それぞれ
のクロツク間隔で出力φ₃およびφ₄を有している
新しい出力状態が、入力される。第３図は、組合
せクロツク間隔中に、入力SETを印加すること
によつて、組合せ状態が達成されることを示して
いる。新しい状態が第１図において、円で囲つた
S₃₄として示されており、かつ入力信号は円で囲
つたS₁₂から円で囲つたS₃₄へ延びているSETとい
う矢印で、示されている。第３図において、組合
せクロツク間隔１３，１４で出力φ₁，φ₂が、ま
た組合せクロツク間隔１５，１６でφ₃，φ₄が必
要な場合、回路は状態S₁₂およびS₃₄を繰り返さな
ければならない。この反復を第１図において、円
で囲つたS₃₄から円で囲つたS₁₂へ延びている
SET，PROC.という矢印、および円で囲つたS₁₂
から円で囲つたS₃₄へ延びているSETという矢印
で示す。第３図において、次の組合せクロツク間隔中
に、出力がクロツク間隔１７に存在せず、かつ
φ₄出力がクロツク間隔１８に存在していること
が必要である。このクロツク間隔中の回路状態が
既に存在している円で囲つたS₀₄として、第１図
に示されており、入力SET，．がS₀₄状態
を取る回路に必要である。入力条件は第１図にお
いて、円で囲つたS₃₄と円で囲つたS₀₄の間を延び
ているSET，．という矢印で示されてい
る。以降のクロツク間隔中に出力が反復すること
が必要な場合、回路状態として可能なものすべて
が考慮されており、かつ第１図の「状態図」が回
路状態として可能なものすべてを示していること
がわかる。第４図の「状態図」と関連して使用したものと
同様な態様で、回路状態を記憶するのに必要な記
憶素子またはレジスタの数を、次の関係から求め
ることができる。ｍ＝「log₂n」ただし、ｍ＝記憶レジスタの数ｎ＝可能なすべての組合せ状態の合計数それ故、第１図の「状態図」で可能な４つの状
態に注目すると、次の関係が得られる。ｍ＝「log₂4」２上記の結果に基づいて、組合せクロツク間隔中
の隣接する状態を使用する必要な記憶素子または
レジスタの数を、３個から２個に減らせること
が、ただちにわかる。第５図に関して利用される
主従関係において、記憶レジスタの数は６個から
４個に減少する。以下の説明から理解されるよう
に、結果として得られる回路に必要な出力論理ゲ
ートは２個だけであつて、組合せ論理回路および
これに関連した相互接続の複雑度が減少する。ここまでくれば、第５図の回路を得るのに使用
したのと同じ従来技術の手法を援用して、第２図
の回路を得ることができる。上述の「スイツチン
グおよび有限オートマトン理論」という刊行物で
詳述した、これらの手法を使用した場合、以下の
第表は第２図のφ₀−φ₄出力NORゲートに出力
を与える、従属レジスタy₁，y₂からの出力を示し
ている。第表 φ₁＝₁＋y₂＋＝₁＋Y₂＋ φ₂＝₁＋y₂＋CLK＝ φ₃＝y₁＋₂＋＝Y₁＋₂＋ φ₄＝₁＋CLK 記憶レジスタY₁，Y₂への入力は、直前のクロ
ツク間隔中の従属記憶レジスタからの出力y₁，y₂
に基づくものである。以下の第表は、関連する
論理式を示すものである。第表 Y₁＝SET・（₁＋y₂） Y₂＝SET・（₂＋.）次いで、上記の論理式に基づいて、第２図の回
路を得ることができる。第２図には、第１図および第３図の情報から得
られた回路の略図が示されている。クロツク回路
５０は複数個の出力NORゲート５１−５４を包
含しており、これらのゲートはそれぞれの出力
に、出力信号φ₀−φ₄を与える。この図には、組
合せ論理回路５５も示されている。この論理回路
は２つの論理NORゲート５６，５７を包含して
おり、これらのゲートの出力はそれぞれ、主記憶
レジスタY₁，Y₂の入力に接続されている。回路
５５はさらに入力NORゲート５８および５９を
包含している。入力NORゲート５８の出力は論
理NORゲート５６に接続されている。入力NOR
ゲート５９の出力は論理NORゲート５７に接続
されている。第２図において、主記憶レジスタY₁，Y₂はそ
れぞれ、一対の切り換え可能なFET６０によつ
て従属記憶レジスタy₁，y₂の入力に接続されてお
り、FETのゲートはクロツク信号のパルス化ソ
ースに接続されている。従属記憶レジスタy₁，y₂
はその入力の真数値および補数値を、それぞれの
真数および補数の出力端子に与える。これらの出
力の各々からの相互接続ライン（その内の何本か
は一点鎖線で示されている）は、第２図でy₁，
_１およびy₂，₂と示されている。第２図におい
て、記憶レジスタy₁の真数出力y₁は出力NORゲ
ート５３の入力に接続されている。記憶レジスタ
y₁の補数出力₁は出力NORゲート５１，５２お
よび入力ゲート５８の入力へ接続されている。同
様に、記憶レジスタy₂の真数出力y₂は出力NOR
ゲート５１，５２および入力NORゲート５８の
入力に接続されている。記憶レジスタy₂の補数出
力₂は出力NORゲート５３，５４および入力
NORゲート５９の入力へ接続されている。第２
図においてCLKで示されているクロツク・パル
スが、出力NORゲート５２，５４の入力に印加
されており、一方信号が出力NORゲート５
１，５３の入力に接続されている。第２図に示す
入力信号は論理NORゲート５６，５７の入
力に接続されており、一方第２図に示す他の入力
信号．は入力論理NORゲート５９の入力
に接続されている。第２図において、論理NOR
ゲート５６，５７の出力は切り換え可能なFET
６１を介して、主記憶レジスタY₁，Y₂それぞれ
の入力に接続されている。FET６１はこれらの
ゲートにクロツク信号を印加することによつて、
同時に作動させられる。これは第２図において、
ソースとして示されている。それ故、
をFET６１に印加した場合、論理NORゲート５
１，５６の出力はレジスタY₁，Y₂のそれぞれに
ラツチされる。同様に、クロツク信号CLKを
FET６０のゲートに印加した場合、記憶レジス
タY₁，Y₂の真数出力のみが、従属記憶レジスタ
y₁，y₂の入力に印加される。第２図において、Y₁，₁およびY₂，₂とい
う複数のラインが、従属記憶レジスタy₁，y₂をバ
イパスする相互接続として示されている。図示の
相互接続は、主記憶レジスタY₁，Y₂の真数およ
び補数の出力から延びて、従属記憶レジスタy₁，
y₂の真数および補数の出力の相互接続のそれぞれ
に接続するようになつている。バイパス相互接続
Y₁，₁，Y₂および₂を使用して、信号を与え
るが、これらの信号が印加されるNORゲートが、
高いクロツク信号を他の入力として印加すること
によつて、効果的に割込禁止とされるクロツク間
隔中にこれらの信号は遷移する。これらの相互接
続ラインを使用した場合、一点鎖線の相互接続
y₁，₁，y₂および₂は除去される。以下で詳述
するこの手法を使用すると、NORゲート５１−
５８のスプリアス出力は排除される。必要な記憶レジスタが２つだけなのであるか
ら、状態S₀₀−S₃₄のコードは、以下の第表に示
すようなものとなる。第表 y₁y₂ S₀₀＝00 S₀₄＝11 S₁₂＝10 S₃₄＝01 表に示したコードは、単一のクロツク間隔中に
出力φ₁−φ₄の多くてもひとつを与える主記憶レ
ジスタからの入力を表す。回路状態を第１図に示
したように組み合わせた場合、組合せクロツク間
隔の最初の部分で出力をひとつ発生する同じコー
ドが、組合せクロツク間隔の第２の部分で異なる
出力を発生することを、理解すべきである。この
ことは、以下で第２図の回路をより詳細に考察す
ることによつて、明らかとなろう。第２図の回路において、従属記憶レジスタy₁，
y₂への入力が、それぞれ00であると想定する。こ
のような状況において、出力φ₁−φ₄はゼロであ
り、回路は状態S₀₀にあると言われる。同時に、
高いが組合せ論理回路５５に印加されてい
る限り、回路５０はS₀₀状態を維持する。しかし
ながら、高いSET（低い入力が、記憶レジス
タy₁，y₂の入力におけるゼロ入力と共に印加され
ると、回路はS₀₄状態を取り、この状態は組合せ
クロツク間隔の第１部分で、すべての出力φ₁−
φ₄にゼロ出力が得られ、かつ組合せクロツク間
隔の第２部分での１出力が得られることを意味す
る。第１図、第２図および第３図を使用した代表的
な順序を、以下で概説する。説明にあたり、相互
接続y₁，₁，y₂および₂が存在しており、相互
接続Y₁，₁，Y₂および₂が除去されているも
のとする。高いCLK信号をFET６０のゲートへ印加する
ことによつて生じる値０、０を、従属記憶レジス
タy₁，y₂が記憶しているという状況を考察する
（第３図のクロツク間隔１）。これらの入力はただ
ちに、出力を出力NORゲート５１−５４に印加
する。CLKが高い場合、ゲート５２，５４はゼ
ロ出力を与え、₁，₂が高い場合、ゲート５
１，５３はゼロ出力を与える。同様に、が
高い（SET＝０）限り、出力論理ゲート５６，
５７はゼロ出力を与える。第１図に示すように、
SET＝０である限り、回路はS₀₀状態を維持する。が高くなり、CLKが低くなつた場合（第
３図のクロツク間隔２）、出力論理NORゲート５
６，５７の出力は主記憶レジスタY₁，Y₂にラツ
チされる。値０、０がラツチされると、出力
NORゲート５１−５４で変化する値は、CLKと
CLKだけとなる。が高い場合、出力NORゲ
ート５１，５３の出力はゼロとなり、₁および
ｙ₂が高い場合、出力NORゲートの出力もゼロと
なる。前述のように、が高い場合も、出力
論理NORゲート５６，５７はゼロ出力を与える。 CLKが再度高くなり、が低くなつた場合
（第３図のクロツク間隔３）、CLKが高い場合の
第１間隔の際と同じ現象が生じる。それ故、出力
NORゲート５１−５４および出力論理NORゲー
ト５６，５７の出力はゼロとなる。次のクロツク間隔において、が高く、
CLKが低くなる（第３図のクロツク間隔４）。従
属レジスタy₁，y₂の出力は同じ値を維持し、結果
として、出力NORゲート５１−５４の出力はゼ
ロを維持する。このクロツク間隔中に、を
低くすると、出力論理NORゲート５６，５７は
ゼロ信号をその入力に印加される。この間隔にお
いて、₁および₂が高いため、入力NORゲー
ト５８，５９の出力は低くなる。これらの出力
は、が低いためゲート５６，５７に既に存
在している低い入力と関連して、出力１，１を出
力論理NOMゲート５６，５７にあたえ、これら
の出力は主記憶レジスタY₁，Y₂にラツチされる。次の間隔において、CLKが高くなり、が
低くなり（第３図のクロツク間隔５）、主記憶レ
ジスタY₁，Y₂からの１、１出力がFET６０を介
して、従属記憶レジスタy₁，y₂にラツチされる。
CLKが高いのであるから、出力NORゲート５
２，５４の出力はゼロとなり、またy₁およびy₂が
高いのであるから、出力NORゲート５１，５３
の出力もゼロとなる。SETが高く（＝０）、
PROC.が低い（.が高い）場合、入力論理
NORゲート５８への入力は低い₁および高いy₂
となり、ゼロという出力をゲート５８に与える。
入力論理ゲートへの入力が高いPROC.と、低い
ｙ₂の場合、ゲート５９の出力はゼロとなる。こ
れらの出力は、高いSETと関連して、出力１，
１を出力論理NORゲート５６，５７のそれぞれ
に与える。が高くなり、CLKが低くなつた場合（第
３図のクロツク間隔６）、ゲート５６，５７から
の出力１，１は主記憶レジスタY₁，Y₂にラツチ
される。が高い場合、出力NORゲート５
１，５３はゼロ出力を与え、y₂が高い場合、出力
NORゲート５２もゼロ出力を与える。しかしな
がら、CLKが低く、₂も低いので、出力NORゲ
ート５４への入力であるこれらの信号は、このゲ
ートに高いφ₄出力を与える。SETが高く（
＝０）、.が低い（PROC.＝０）の場合、
_１と₂が低く、y₂が高いので、ゲート５６，５７
の出力は両方とも１となる。以上の説明から、組合せクロツク間隔中の組合
せ回路状態を考察した場合、希望する出力を得ら
れることから、明らかであろう。組合せクロツク
間隔５，６中に、ゼロという回路出力状態がクロ
ツク間隔５で達成され、かつφ₄の回路出力状態
がクロツク間隔６で達成されて、組合せクロツク
間隔５，６でS₀₄という組合せ状態がもたらされ
ることも明らかであろう。留意しなければならないのは、クロツク間隔６
中で出力を達成するために、クロツク間隔４の開
始時にSET＝１を印加したことに応じて、クロ
ツク間隔４の終了時に、入力がNOR論理ゲート
５６，５７の出力に存在することである。すべての出力φ₁−φ₄でゼロ出力を、またクロ
ツク間隔７−８でのみφ₄出力を達成するには、
クロツク間隔５，６でSETが高くなければなら
ず、またクロツク間隔６でPROC.が低くなけれ
ばならない。クロツク間隔７，８におけるこのよ
うな状況で、回路は依然S₀₄状態である。回路５０をS₁₂状態にするには、入力１，０が
クロツク間隔８において主記憶レジスタY₁，Y₂
の入力に現れなければならず、かつSETと
PORC.の両方が高くなければならない。同様に、
回路５０をS₃₄状態にするには、入力０，１がク
ロツク間隔１０において主記憶レジスタY₁，Y₂
の入力に現れなければならず、かつSETが高く
なければならない。最後に、S₀₄状態を達成する
には、入力１，１がクロツク間隔１６において主
記憶レジスタY₁，Y₂の入力に現れなければなら
ない。第２図には、従属記憶レジスタy₁，y₂をバイパ
スする相互接続として、Y₁，₁，Y₂および₂
という複数のラインが示されている。図示の相互
接続は、主記憶レジスタY₁，Y₂の真数出力およ
び補数出力から、従属記憶レジスタy₁，y₂の真数
出力および補数出力から延びている相互接続に接
続している。従属記憶レジスタy₁，y₂の真数出力および補数
出力に接続されている、y₁，₁，y₂および₂と
いう複数個の一点鎖線が、第２図に示されてい
る。動作のあるモードにおいては、相互接続Y₁，
Ｙ₁，Y₂および₂は存在しないが、一点鎖線の相
互接続y₁，₁，y₂および₂は存在している。他
の好ましい実施例においては、相互接続₁，Y₂
および₂は存在するが、しかし一点鎖線の相互
接続y₁，₁，y₂および₂は存在しない。一点鎖
線の相互接続を排除することによつて、信号が主
記憶レジスタY₁，Y₂へゲートされた場合、これ
らの真数出力および補数出力は、たとえば出力
NORゲート５１，５３へ直接印加されるので、
CLKが高い間隔において、これらのゲートに対
する入力が得られる。が高いため、ゲート
５１，５３の出力は常にゼロになり、他の入力に
おける１からゼロへ、あるいはゼロから１への遷
移は、これらの遷移の途中ですべてゼロがこれら
の入力に現れ、NORゲート５１，５３の出力に
スプリアスの１出力をもたらすという条件を生じ
ない。同様に、CLKが高く、入力が従属記憶レ
ジスタy₁，y₂から出力NORゲート５２，５４に
与えられている場合、CLKが高いのであるから、
ゲート５２，５４への他の入力が、ゲート５２，
５４が制御する回路への高い出力として現れるこ
とのある、スプリアス出力または「スパイク」を
引き起こす危険なしに、遷移可能となる。従属記
憶レジスタをバイパスせず、かつ相互接続y₁，
_１，y₂および₂をそのままにしておくと、一対の
出力NORゲート５１，５３は常に、CLKが低く
しかも他の入力が遷移を行うという状態にある。
このような状況において、ゲートへのすべての入
力は瞬間的にゼロになり、上述のスプリアス出力
または「スパイク」を生じる。一点鎖線の相互接
続y₁，₁，y₂および₂を除去し、かつ相互接続
Y₁，₁，Y₂および₂を追加すると、回路の動
作に影響をおよぼすことなく、スプリアス出力が
効果的に防止される。Ｆ発明の効果本発明により、回路状態の最小数を決定する方
法が提供され、これによつて、回路に必要な組合
せ論理の数を減らすことができるばかりでなく、
回路のクロツク速度又は記憶装置の複雑度を減少
させることができる。また、少ない記憶レジスタ
と少ない関連組合せ論理回路を使用して、希望す
るクロツク出力を得ることのできるクロツク回路
を提供することができる。さらに、スプリアス・
スパイクおよびその結果として生じる不適正な回
路動作が排除されたクロツク回路を提供すること
ができる。

【図面の簡単な説明】

第１図は、少なくとも一対の隣接したクロツク
間隔（組合せクロツク間隔）に対して組合せ状態
が得られた場合の、可能な組合せ状態のすべてを
示す「状態図」である。第２図は、第１図の「状
態図」および従来技術の工程を使用して開発され
た新規のクロツク回路の略図である。第３図は、
回路に必要な出力状態、および反復クロツク・サ
イクル中にこれらが発生する時間を示す波形パタ
ーン、ならびに図中SETおよびPROC.と表示さ
れている他の入力が発生する時間を示す図であ
る。第４図は、各クロツク間隔に対する状態が得
られた場合の可能な状態のすべてを示す、従来技
術の最小化された「状態図」である。第５図は、
第４図の「状態図」および他の従来技術の工程を
用いて開発したクロツク回路の略図である。３０……クロツク回路、３１−３４……出力
NORゲート、３５……組合せ論理回路、３６−
３８……論理NORゲート、３９，４０……入力、
４１，４２……入力NORゲート、４３，４４…
…入力NORゲート、４５……インバータ、５０
……クロツク回路、５１−５４……出力NORゲ
ート、５５……組合せ論理回路、５６，５７……
論理NORゲート、５８……入力NORゲート、５
９……入力NORゲート、６０……FET、６１…
…FET。

Claims

【特許請求の範囲】１クロツクの各間隔中に少なくとも１つの信号
出力を発生するための信号出力発生回路であつ
て； (a) 前記クロツクの相継ぐ隣接間隔対の間に生じ
る前記信号発生回路の可能なすべての出力状態
を２進形式で記憶する手段、該記憶手段は、前記すべての出力状態を記憶
するのに要する最小数の記憶素子と、該記憶素
子に接続され複数の相補関係出力信号を伝送す
る複数の相互接続線とを含み、前記すべての出
力状態のうちの各１つを、各々、表わす出力ゲ
ート条件付け信号および組合せ論理ゲート条件
付け信号を前記相互接続線上に発生するように
構成されており； (b) クロツク線および前記出力ゲート条件付け信
号を伝送する前記相互接続線を介して、各々、
前記クロツクおよび記憶手段に接続され、前記
クロツクの各間隔中に少なくとも１つの出力を
発生する複数のクロツク制御出力ゲート； (c) 前記記憶手段に接続され、それからの前記組
合せ論理ゲート条件付け信号と、その論理ゲー
トへの入力信号とを論理的に組合せてその出力
側に前記すべての出力状態のうちの他の状態を
表わす信号を発生するように構成されている組
合せ論理回路；とより成る信号出力発生回路。