JPH05300385A - 画像データ圧縮装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＴＶカメラからの信号などから画像データ
よりピラミッドデータ構造のデータを求める場合におい
て、高速な演算器や高速なフレームメモリを必要とせず
に画像データ取り込み時におこなうようにする。 【構成】 映像信号から同期信号と映像信号とを分離す
るための同期分離回路１と、映像信号をデジタル画像デ
ータに変換するＡＤ変換器２と、フレームメモリ３０、
３１、３２および加算回路４１、４２と、同期分離回路
１からの同期信号よりフレームメモリ３０、３１、３２
へ制御信号およびアドレス信号を送り、かつＡＤ変換器
２と加算回路４１、４２へクロック信号を送る制御回路
６から構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＩＴＶカメラからの信
号などから画像データをフレームメモリに取り込む際に
ピラミッドデータ構造を生成する画像データ圧縮装置に
関する。

【０００２】

【従来の技術】従来、画像処理の分野において画像デー
タの情報圧縮や平行移動および画像の拡大縮小や検索に
おいてＩＴＶカメラからの映像信号をデジタル変換後フ
レームメモリに格納し、前記フレームメモリの画像デー
タからピラミッドデータ構造を作ったあと処理をする方
法がとられることがある。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
方法においてピラミッドデータ構造を作り出すとき多く
の計算を行わなければならないため、短い時間でピラミ
ッドデータ構造を作り出すときは高速な演算器が必要と
なる。たとえば、横２５６画素、縦２５６ラインの画像
から４画素の平均値により１段めのデータを作るのに４
個のデータの積和演算を１６３８４回行わなければなら
ない。

【０００４】また、演算時においてフレームメモリをア
クセスする回数が多いために、演算器の速度に合わせて
高速なメモリをフレームメモリとして使う必要がある。

【０００５】そこでこの発明は、画像データからピラミ
ッドデータ構造を作り出す場合において、高速な演算器
や高速なフレームメモリを必要とせずに、さらに画像信
号取り込み時にピラミッドデータ構造のデータを作り出
すことができるようにしたものである。

【０００６】

【課題を解決するための手段】この発明では、デジタル
画像データを格納する第１のフレームメモリと、ピラミ
ッドデータ構造を得るための第２のフレームメモリと、
前記デジタル画像データと前記第２のフレームメモリか
ら読み出したデータを加算し、その加算結果のデータを
前記第２のフレームメモリに送る加算回路と、最終的に
前記第２のフレームメモリから所用のピラミッドデータ
構造が得られるように、制御回路を設ける。

【０００７】前記のように構成された、この発明の画像
データ圧縮装置においては、高速な演算器や高速なフレ
ームメモリを必要とせずに、デジタル画像データのフレ
ームメモリへの格納時にピラミッドデータ構造のデータ
を得ることができる。

【０００８】

【実施例】以下、この発明の実施例を、信号がノンイン
ターレースで縦２５６ライン、横２５６画素の大きさの
画像から４画素の平均値により２段のピラミッドデータ
構造を得る場合について述べる。

【０００９】図１は全体のブロック図で、１は信号から
同期信号と映像信号とを分離するための同期分離回路、
２は同期分離回路１からの映像信号をデジタル画像デー
タに変換するＡＤ変換器、３０はＡＤ変換器２からのデ
ジタル画像データを格納するフレームメモリ、３１と３
２はそれぞれ１段目と２段目のピラミッドデータ構造の
データを最終的に保管するフレームメモリ、４１はＡＤ
変換器２からのデジタル画像データとフレームメモリ３
１のデータを加算し再びフレームメモリ３１に加算結果
を送る加算回路、４２は加算回路４１からの加算結果の
データとフレームメモリ３２のデータを加算し再びフレ
ームメモリ３２に加算結果を送る加算回路、５１、５２
はそれぞれフレームメモリ３１、３２へのアドレス信号
を保持するバッファ回路、６はＡＤ変換器２へのクロッ
ク信号ＣＬＫ、フレームメモリ３０、３１、３２へのラ
イト信号ＷＥＦ、ＷＥ１、ＷＥ２、フレームメモリ３
１、フレームメモリ３２へのリード信号ＲＤ１、ＲＤ
２、バッファ回路５１、５２へのクロック信号ＢＣＬＫ
１、ＢＣＬＫ２、加算回路４１、４２へのクロック信号
ＣＬＫ１、ＣＬＫ２およびフレームメモリ３０とバッフ
ァ回路５１、５２へのアドレス信号Ａ０〜Ａ１５を出力
する制御回路、７１、７２はそれぞれアドレス信号Ａ
０、Ａ８とＡ１、Ａ９からフレームメモリ３１、３２へ
のクリア信号ＣＬＲ１、ＣＬＲ２を出力するＯＲ論理回
路である。

【００１０】制御回路６からのアドレス信号Ａ０〜Ａ１
５でＡ０〜Ａ７が横の画素の位置を示し、Ａ８〜Ａ１５
が縦のラインの位置を示す。アドレス信号Ａ０〜Ａ１５
までのうちＡ０とＡ８を除く１４本のアドレス信号がバ
ッファ回路５１を介してアドレス信号ＡＢ０〜ＡＢ１３
としてフレームメモリ３１へ入力される。また、制御信
号６からのアドレス信号Ａ０〜Ａ１５のうちＡ０、Ａ１
およびＡ８、Ａ９を除く１２本のアドレス信号がバッフ
ァ回路５２を介してアドレス信号ＡＣ０〜ＡＣ１１とし
てフレームメモリ３２へ入力される。

【００１１】図２、３、４、５は、各信号とデジタル画
像データ、およびフレームメモリ３１、３２からの画像
データ、加算回路４１、４２からのデータのタイミング
図であり、そのうち図２は縦２５６ラインの画像の最初
のラインを０ライン目としたときの４の倍数ライン目つ
まりｎが０から６３までの整数としたとき４ｎライン目
のタイミング図で、図３は４の倍数足す１ライン目つま
り４ｎ＋１ライン目のタイミング図で、図４は４の倍数
足す２ライン目つまり４ｎ＋２ライン目のタイミング図
で、図４は４の倍数足す３ライン目つまり４ｎ＋３ライ
ン目のタイミング図である。

【００１２】ＡＤ変換器２は、すべてのラインにおいて
クロック信号ＣＬＫの立ち下がりで映像信号をデジタル
画像データに変換しラッチされる。制御回路６は、クロ
ック信号ＣＬＫに同期してアドレス信号Ａ０〜Ａ１５を
インクリメントする。デジタル画像データは制御回路６
からのライト信号ＷＥＦの立ち上がりでフレームメモリ
３０のアドレス信号Ａ０〜Ａ１５で指定される番地に書
き込まれる。

【００１３】フレームメモリ３１は、リード信号ＲＤ１
がＬｏｗレベルの時にアドレス信号ＡＢ０〜ＡＢ１３で
指定される位置のデータを加算回路４１に出力し、加算
回路４１でクロック信号ＣＬＫ１の立ち上がりでＡＤ変
換器２からのデジタル画像データと加算され、最下位ビ
ットを除いたデータが再びフレームメモリ３１へライト
信号ＷＥ１の立ち上がり時に格納される。ただし、偶数
ライン目つまり４ｎライン目と４ｎ＋２ライン目の偶数
画素目においてＯＲ論理回路７１からのクリア信号ＣＬ
Ｒ１がＬｏｗレベルになりフレームメモリ３１からのデ
ータは０を出力する。

【００１４】バッファ回路５１は、クロック信号ＢＣＬ
Ｋ１の立ち上がりでアドレス信号Ａ１〜Ａ７、Ａ９〜Ａ
１５をラッチしてＡＢ０〜ＡＢ１３を出力する。ここ
で、クロック信号ＢＣＬＫ１はクロック信号ＣＬＫの２
倍の周期で、各ラインの偶数画素目の前で立ち上がるた
め偶数画素目と次の画素の入力時には、バッファ回路５
１からのアドレス信号ＡＢ０〜ＡＢ１３は同じ出力とな
る。また、アドレス信号Ａ８を抜かしているため、偶数
ラインと次のラインにおいて横方向の画素位置が同じで
あれば、アドレス信号ＡＢ０〜ＡＢ１３は同じ出力とな
る。よって、デジタル画像データの奇数ライン目の奇数
画素目において４個のデータが平均化された第１段目の
ピラミッドデータ構造のデータがフレームメモリ３１に
最終的に格納される。

【００１５】加算回路４１からの出力は、図２および図
３で示すようにフレームメモリ３１とともに加算回路４
２にも送られるが、この時４ｎおよび４ｎ＋２ライン目
においては、リード信号ＲＤ２およびライト信号ＷＥ２
はＨｉｇｈレベルであり、フレームメモリ３２のデータ
の入出力はない。

【００１６】４ｎ＋１および４ｎ＋３ライン目において
加算回路４１が第１段目のピラミッドデータ構造のデー
タの最終結果が出力されている時に、図４、図５で示す
とおりフレームメモリ３２へのリード信号ＲＤ２がＬｏ
ｗレベルとなり、この時アドレス信号ＡＣ０〜ＡＣ１１
で指定される位置のデータを加算回路４２に出力し、加
算回路４２でクロック信号ＣＬＫ２の立ち上がりで加算
回路４１からのデータと加算され、最下位ビットを除い
たデータが再びフレームメモリ３２へライト信号ＷＥ２
の立ち上がり時に格納される。ただし、４ｎ＋１ライン
目でアドレス信号Ａ１がＬｏｗレベル時においてＯＲ論
理回路７２からのクリア信号ＣＬＲ２がＬｏｗレベルと
なりフレームメモリ３２からのデータは０を出力する。

【００１７】バッファ回路５２は、クロック信号ＢＣＬ
Ｋ２の立ち上がりでアドレス信号Ａ２〜Ａ７、Ａ１０〜
Ａ１５をラッチしてＡＣ０〜ＡＣ１１を出力する。図
４、図５で示すとおり、クロック信号ＢＣＬＫ２は加算
回路４１のクロック信号ＢＣＬＫ１の２倍の周期であ
り、アドレス信号Ａ８およびＡ９を抜かしているため第
１段目と同様にして、加算回路４１からの４個のデータ
が平均化された第２段目のピラミッドデータ構造のデー
タがフレームメモリ３２に最終的に格納される。

【００１８】図６は、最終的にフレームメモリ３０、３
１、３２に格納されるデータの様子である。ここで、Ｆ
０、Ｆ１、Ｆ２はそれぞれフレームメモリ３０、３１、
３２のデータであることを示し、（ｉ、ｊ）は各フレー
ムメモリのｉライン目のｊ画素目のデータであることを
示す。

【００１９】このようにして、画像データからピラミッ
ドデータ構造のデータを求めるのに高速な演算器や高速
なフレームメモリを必要とせずに、さらに画像信号取り
込み時におこなう。

【００２０】なお、加算回路が１個のみで１段のピラミ
ッド構造のデータを求めるようにしてもよいし、２段目
の加算回路にさらに加算回路とフレームメモリを接続し
て３段以上のピラミッド構造のデータを求めてもよい。
また、アドレス信号の数を変えて画像の大きさも変えて
もよい。

【００２１】

【発明の効果】この発明によれば、前述したようにピラ
ミッド画像の各段に対応した加算回路とメモリ回路を段
数分接続することにより、高速な演算器を必要とせず画
像信号取り込み時にピラミッド画像のデータを求めるこ
とができる。しかも、ＩＴＶカメラからの信号ばかりで
なくスキャナーなどからの信号にも対応でき、また、ノ
ンインターレース信号ばかりでなくインターレース信号
にも対応することができる。

【図面の簡単な説明】

【図１】この発明の画像データ圧縮装置の一例を示すブ
ロック図である。

【図２】４ｎライン目の各信号のタイミング図である。

【図３】４ｎ＋１ライン目の各信号のタイミング図であ
る。

【図４】４ｎ＋２ライン目の各信号のタイミング図であ
る。

【図５】４ｎ＋３ライン目の各信号のタイミング図であ
る。

【図６】フレームメモリ内の処理結果を示す図である。

【符号の説明】

１ 同期分離回路 ２ ＡＤ変換器 ３０、３１、３２ フレームメモリ ４１、４２ 加算回路 ５１、５２ バッファ回路 ６ 制御回路 ７１、７２ ＯＲ論理回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタル画像データを格納する第１のフ
   レームメモリと、ピラミッドデータ構造を得るための第
   ２のフレームメモリと、前記デジタル画像データと前記
   第２のフレームメモリから読み出したデータを加算し、
   その加算結果のデータを前記第２のフレームメモリに送
   る加算回路と、最終的に前記第２のフレームメモリから
   所用のピラミッドデータ構造が得られるように、前記デ
   ジタル画像データの前記第１のフレームメモリへの書き
   込み及び前記第１のフレームメモリからの読み出しと、
   前記加算回路での加算と、前記第２のフレームメモリの
   読み出し及び書き込みを制御する制御回路とを備える画
   像データ圧縮装置。