JPH05299622A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05299622A JPH05299622A JP10114092A JP10114092A JPH05299622A JP H05299622 A JPH05299622 A JP H05299622A JP 10114092 A JP10114092 A JP 10114092A JP 10114092 A JP10114092 A JP 10114092A JP H05299622 A JPH05299622 A JP H05299622A
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- JP
- Japan
- Prior art keywords
- wiring
- impurity diffusion
- aluminum
- substrate
- integrated circuit
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- Withdrawn
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】この発明の半導体集積回路にあっては、開発の
ターンアラウンドタイムを短くするために、シリコン基
板と配線層の間にシールド層を挿入したことを特徴とす
る。 【構成】シリコン基板１の表面部にＭＯＳトランジスタ
２のソースまたはドレインの不純物拡散領域３を形成
し、基板１上の絶縁体４中に、上記不純物拡散領域３を
接続する第１アルミ配線５を設けている。また、絶縁体
４中で、不純物拡散領域３以外の部分は、第１アルミ配
線５より上方に設けた第２アルミ配線により接続してい
る。そして、基板１の表面部と第１のアルミ配線５との
間には、シールド層７を形成している。
ターンアラウンドタイムを短くするために、シリコン基
板と配線層の間にシールド層を挿入したことを特徴とす
る。 【構成】シリコン基板１の表面部にＭＯＳトランジスタ
２のソースまたはドレインの不純物拡散領域３を形成
し、基板１上の絶縁体４中に、上記不純物拡散領域３を
接続する第１アルミ配線５を設けている。また、絶縁体
４中で、不純物拡散領域３以外の部分は、第１アルミ配
線５より上方に設けた第２アルミ配線により接続してい
る。そして、基板１の表面部と第１のアルミ配線５との
間には、シールド層７を形成している。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特にシリコンウェハ上にゲートを形成するもので基
板と配線層の間のシールドを改良した半導体集積回路に
関するものである。
し、特にシリコンウェハ上にゲートを形成するもので基
板と配線層の間のシールドを改良した半導体集積回路に
関するものである。
【０００２】
【従来の技術】現在、ゲートアレイは、トランジスタ領
域と配線領域を分離したチャネル型のものと、全面素子
型のものがあり、メモリやマクロセルを組込む場合に
は、全面素子型の方が有利である。また、この全面素子
型のゲートアレイは、メモリやマクロセルが無い場合で
も、素子間を近づけることが可能であるうえ、配線の少
ない部分に広い配線領域が与えられることもないため、
スタンダードセル方式並みの高集積度と、高速性が得ら
れるという特長も有している。
域と配線領域を分離したチャネル型のものと、全面素子
型のものがあり、メモリやマクロセルを組込む場合に
は、全面素子型の方が有利である。また、この全面素子
型のゲートアレイは、メモリやマクロセルが無い場合で
も、素子間を近づけることが可能であるうえ、配線の少
ない部分に広い配線領域が与えられることもないため、
スタンダードセル方式並みの高集積度と、高速性が得ら
れるという特長も有している。
【０００３】このようなこともあって、近年、この方式
のゲートアレイの使用が、盛んになってきている。しか
しながら、このタイプのゲートアレイを設計する場合、
その配線の多くが、使用されないトランジスタ領域の上
を通過している。
のゲートアレイの使用が、盛んになってきている。しか
しながら、このタイプのゲートアレイを設計する場合、
その配線の多くが、使用されないトランジスタ領域の上
を通過している。
【０００４】図３は、こうした全面素子型のゲートアレ
イのウェハの一例を示したものである。この場合、シリ
コン基板１の表面部にＭＯＳトランジスタ２のソースま
たはドレインの不純物拡散領域３が形成されている。そ
して、基板１上の絶縁体４中には、例えば上記ＭＯＳト
ランジスタ２のソースまたはドレインの不純物拡散領域
３を接続する第１アルミ配線５と、それ以外の部分を接
続する第２アルミ配線６が設けられている。上記第１の
アルミ配線５と第２のアルミ配線６とでは、その誘電率
等の違いから、同じ配線長、同じ負荷容量であっても、
遅延時間が異なってくる。この遅延時間は、特に第１、
第２のアルミ配線５、６が通過する下の部分のウェハの
材質による影響が大きいものである。
イのウェハの一例を示したものである。この場合、シリ
コン基板１の表面部にＭＯＳトランジスタ２のソースま
たはドレインの不純物拡散領域３が形成されている。そ
して、基板１上の絶縁体４中には、例えば上記ＭＯＳト
ランジスタ２のソースまたはドレインの不純物拡散領域
３を接続する第１アルミ配線５と、それ以外の部分を接
続する第２アルミ配線６が設けられている。上記第１の
アルミ配線５と第２のアルミ配線６とでは、その誘電率
等の違いから、同じ配線長、同じ負荷容量であっても、
遅延時間が異なってくる。この遅延時間は、特に第１、
第２のアルミ配線５、６が通過する下の部分のウェハの
材質による影響が大きいものである。
【０００５】
【発明が解決しようとする課題】現在、ゲートアレイを
設計する場合、最初は単純な論理だけのシミュレーショ
ン行う。すなわち、ファンアウト数に応じた負荷によっ
て遅延時間を決定して、仮配線シミュレーションを行
い、これが所望のとおりに動作した時点でレイアウトを
行う。そして、レイアウトによってわかった実配線長に
応じて、それぞれの遅延時間を計算し、この遅延時間で
もって、もう一度シミュレーションを行う（これを実配
線シミュレーションと称する）。これが所望の通りに動
作することを確かめてから、マスクの作成、試作と進む
ことになる。
設計する場合、最初は単純な論理だけのシミュレーショ
ン行う。すなわち、ファンアウト数に応じた負荷によっ
て遅延時間を決定して、仮配線シミュレーションを行
い、これが所望のとおりに動作した時点でレイアウトを
行う。そして、レイアウトによってわかった実配線長に
応じて、それぞれの遅延時間を計算し、この遅延時間で
もって、もう一度シミュレーションを行う（これを実配
線シミュレーションと称する）。これが所望の通りに動
作することを確かめてから、マスクの作成、試作と進む
ことになる。
【０００６】このとき、開発のターンアラウンドタイム
（ＴＡＴ）を短くするには、実配線シミュレーションを
１回で終了させる必要がある。このため、仮配線シミュ
レーション時に、できるだけ正確に仮配線負荷容量を見
積る必要がある。
（ＴＡＴ）を短くするには、実配線シミュレーションを
１回で終了させる必要がある。このため、仮配線シミュ
レーション時に、できるだけ正確に仮配線負荷容量を見
積る必要がある。
【０００７】従来のチャネル型ゲートアレイにおいて
は、この仮配線負荷は、配線長と信号を受取る素子の入
力容量のみに依存していたため、比較的容易に正確な推
定をすることが可能であった。
は、この仮配線負荷は、配線長と信号を受取る素子の入
力容量のみに依存していたため、比較的容易に正確な推
定をすることが可能であった。
【０００８】しかしながら、上述したように、全面素子
型のゲートアレイに於いては、アルミ配線がトランジス
タの上を通過しているため、アルミ配線の下の材質によ
り、遅延時間が異なっている。このため、正確な仮配線
負荷を推定するためには、その配線の何パーセントが、
トランジスタの不純物拡散領域上にあるのかをも予測し
なければならず、正確な推定が困難であった。そのう
え、配置の自由度が増す分だけレイアウトも行う毎に変
化し、レイアウトから実配線シミュレーションまでの作
業を何回か繰返すことになる。従ってＴＡＴ短縮のため
に正確な仮配線容量の見積りが望まれている。
型のゲートアレイに於いては、アルミ配線がトランジス
タの上を通過しているため、アルミ配線の下の材質によ
り、遅延時間が異なっている。このため、正確な仮配線
負荷を推定するためには、その配線の何パーセントが、
トランジスタの不純物拡散領域上にあるのかをも予測し
なければならず、正確な推定が困難であった。そのう
え、配置の自由度が増す分だけレイアウトも行う毎に変
化し、レイアウトから実配線シミュレーションまでの作
業を何回か繰返すことになる。従ってＴＡＴ短縮のため
に正確な仮配線容量の見積りが望まれている。
【０００９】このことは、統計的に見ても、最小ディレ
イと最大ディレイの幅が大きく、実配線シミュレーショ
ンを１回で終了させるために、全てのディレイを最大に
近い値で見積ると、そのゲートアレイの実力より、かな
り遅くなってしまい、最近の高速回路は設計することが
できない。このため、各ベンダーとも工夫しているが、
それでもレイアウトから実配線シミュレーション間での
作業を何回か繰返しているのが現状である。
イと最大ディレイの幅が大きく、実配線シミュレーショ
ンを１回で終了させるために、全てのディレイを最大に
近い値で見積ると、そのゲートアレイの実力より、かな
り遅くなってしまい、最近の高速回路は設計することが
できない。このため、各ベンダーとも工夫しているが、
それでもレイアウトから実配線シミュレーション間での
作業を何回か繰返しているのが現状である。
【００１０】この発明は上記課題に鑑みてなされたもの
で、開発のターンアラウンドタイムを短くするために、
全面素子型のゲートアレイに於いても、容易に正確な仮
配線負荷容量を見積ることのできる半導体集積回路を提
供することを目的とする。
で、開発のターンアラウンドタイムを短くするために、
全面素子型のゲートアレイに於いても、容易に正確な仮
配線負荷容量を見積ることのできる半導体集積回路を提
供することを目的とする。
【００１１】
【課題を解決するための手段】すなわちこの発明は、シ
リコンウェハ上にゲートを形成する半導体集積回路に於
いて、表面部に複数のトランジスタを形成するシリコン
基板と、このシリコン基板上に形成される絶縁体層と、
この絶縁体層中に所定間隔をおいて設けられるもので、
上記トランジスタ間の配線を行う第１及び第２の配線層
と、上記絶縁体層中で、上記シリコン基板の表面部と上
記第１の配線層の間に設けられるもので、所定電位に保
持された導体平面より成るシールド層とを具備すること
を特徴とする。
リコンウェハ上にゲートを形成する半導体集積回路に於
いて、表面部に複数のトランジスタを形成するシリコン
基板と、このシリコン基板上に形成される絶縁体層と、
この絶縁体層中に所定間隔をおいて設けられるもので、
上記トランジスタ間の配線を行う第１及び第２の配線層
と、上記絶縁体層中で、上記シリコン基板の表面部と上
記第１の配線層の間に設けられるもので、所定電位に保
持された導体平面より成るシールド層とを具備すること
を特徴とする。
【００１２】
【作用】この発明の半導体集積回路にあっては、シリコ
ン基板と配線層の間にシールド層が挿入される。これに
より、配線層の下はほぼ均一になり、基板の違いによる
配線遅延時間の差異は生じなくなる。したがって、仮配
線遅延の見積りの際、ばらつきの幅が縮小し、ＴＡＴの
短縮が図れるうえ、見掛け上の動作速度も向上し、設計
も容易になる。
ン基板と配線層の間にシールド層が挿入される。これに
より、配線層の下はほぼ均一になり、基板の違いによる
配線遅延時間の差異は生じなくなる。したがって、仮配
線遅延の見積りの際、ばらつきの幅が縮小し、ＴＡＴの
短縮が図れるうえ、見掛け上の動作速度も向上し、設計
も容易になる。
【００１３】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１は、この発明の一実施例で、全面素子型の
ゲートアレイのウェハの断面図である。
明する。図１は、この発明の一実施例で、全面素子型の
ゲートアレイのウェハの断面図である。
【００１４】同図に於いて、シリコン基板１の表面部に
ＭＯＳトランジスタ２のソースまたはドレインの不純物
拡散領域３が形成されている。そして、基板１上の絶縁
体４中には、上記ＭＯＳトランジスタ２のソースまたは
ドレインの不純物拡散領域３を接続する第１アルミ配線
５が設けられている。また、ＭＯＳトランジスタ２のソ
ースまたはドレインの不純物拡散領域３以外の部分は、
上記第１アルミ配線５より上方に設けられた第２アルミ
配線６により接続されている。そして、基板１の表面部
上、すなわちＭＯＳトランジスタと第１のアルミ配線５
のとの間には、シールド層７が形成される。
ＭＯＳトランジスタ２のソースまたはドレインの不純物
拡散領域３が形成されている。そして、基板１上の絶縁
体４中には、上記ＭＯＳトランジスタ２のソースまたは
ドレインの不純物拡散領域３を接続する第１アルミ配線
５が設けられている。また、ＭＯＳトランジスタ２のソ
ースまたはドレインの不純物拡散領域３以外の部分は、
上記第１アルミ配線５より上方に設けられた第２アルミ
配線６により接続されている。そして、基板１の表面部
上、すなわちＭＯＳトランジスタと第１のアルミ配線５
のとの間には、シールド層７が形成される。
【００１５】このシールド層７は、上記トランジスタと
配線層（同実施例では２層）の中間に設けられるもの
で、第１及び第２のアルミ配線５及び６の取出し部８を
除いて、ほぼ全面に保持された導体平面より形成され
る。そして、このシールド層７は、図示されないグラウ
ンド、または電源に電気的に接続されるもので、電位を
一定に保つものとする。
配線層（同実施例では２層）の中間に設けられるもの
で、第１及び第２のアルミ配線５及び６の取出し部８を
除いて、ほぼ全面に保持された導体平面より形成され
る。そして、このシールド層７は、図示されないグラウ
ンド、または電源に電気的に接続されるもので、電位を
一定に保つものとする。
【００１６】このように、シールド層７を基板１と第
１、第２のアルミ配線５、６間に挿入することにより、
第１及び第２のアルミ配線５及び６とＭＯＳトランジス
タを含む基板１との間の結合をなくし、基板１の影響が
第１、第２のアルミ配線５、６に及んで遅延時間が変化
するのを防ぐことができる。
１、第２のアルミ配線５、６間に挿入することにより、
第１及び第２のアルミ配線５及び６とＭＯＳトランジス
タを含む基板１との間の結合をなくし、基板１の影響が
第１、第２のアルミ配線５、６に及んで遅延時間が変化
するのを防ぐことができる。
【００１７】また、シリコンオンゲートタイプのゲート
アレイに於いては、配線通過位置による遅延の差異がな
くなるため、仮配線シミュレーションに於ける遅延の見
積りを正確に行うことができ、これがＴＡＴの短縮とデ
バイスの見掛け上のスピード向上に役立つ。
アレイに於いては、配線通過位置による遅延の差異がな
くなるため、仮配線シミュレーションに於ける遅延の見
積りを正確に行うことができ、これがＴＡＴの短縮とデ
バイスの見掛け上のスピード向上に役立つ。
【００１８】更に、このシールド層７は、第１、第２の
アルミ配線５、６の影響がトランジスタに及ぶのを防ぐ
他、外来ノイズの内部への飛込み防止や、逆にＩＣ内部
で発生するノイズの放射を防止する効果もある。
アルミ配線５、６の影響がトランジスタに及ぶのを防ぐ
他、外来ノイズの内部への飛込み防止や、逆にＩＣ内部
で発生するノイズの放射を防止する効果もある。
【００１９】図２は、上記シールド層７の例を示した上
面図である。同図（ａ）は、基板１からの配線が存在す
る部分のみに取出し部８を形成した例を示したものであ
り、そのシールド効果は高い。但し、取出し部８の位置
が回路に依存するため、ゲートアレイに適用する場合
は、試作期間が多少長くなる。
面図である。同図（ａ）は、基板１からの配線が存在す
る部分のみに取出し部８を形成した例を示したものであ
り、そのシールド効果は高い。但し、取出し部８の位置
が回路に依存するため、ゲートアレイに適用する場合
は、試作期間が多少長くなる。
【００２０】同図（ｂ）は、基板１からの配線が存在し
得る部分に全て取出し部８を設けた例を示したものであ
る。これは、同図（ａ）の例と比較して、シールド効果
はやや薄れるが、ゲートアレイに適用する場合、基板作
成時にシールド層を一緒に作成することができるので、
試作期間が延びることを防止することができる。
得る部分に全て取出し部８を設けた例を示したものであ
る。これは、同図（ａ）の例と比較して、シールド効果
はやや薄れるが、ゲートアレイに適用する場合、基板作
成時にシールド層を一緒に作成することができるので、
試作期間が延びることを防止することができる。
【００２１】
【発明の効果】以上のようにこの発明によれば、開発の
ターンアラウンドタイムを短くするために、全面素子型
のゲートアレイに於いても、容易に正確な仮配線負荷容
量を見積ることのできる半導体集積回路を提供すること
ができる。また、外来ノイズの飛び込みや内部ノイズの
放射防止にも役立ち、配線が、トランジスタの動作に与
える影響も防止できるため、配線の自由度も増す。
ターンアラウンドタイムを短くするために、全面素子型
のゲートアレイに於いても、容易に正確な仮配線負荷容
量を見積ることのできる半導体集積回路を提供すること
ができる。また、外来ノイズの飛び込みや内部ノイズの
放射防止にも役立ち、配線が、トランジスタの動作に与
える影響も防止できるため、配線の自由度も増す。
【図１】この発明の一実施例で、全面素子型のゲートア
レイのウェハの断面図である。
レイのウェハの断面図である。
【図２】図１のシールド層７の例を示した上面図であ
り、（ａ）は基板１からの配線が存在する部分のみに取
出し部８を形成した例を示した図、（ｂ）は基板１から
の配線が存在し得る部分に全て取出し部８を設けた例を
示した図である。
り、（ａ）は基板１からの配線が存在する部分のみに取
出し部８を形成した例を示した図、（ｂ）は基板１から
の配線が存在し得る部分に全て取出し部８を設けた例を
示した図である。
【図３】従来の全面素子型のゲートアレイの一例を示し
たウェハの断面図である。
たウェハの断面図である。
１…シリコン基板、２…ＭＯＳトランジスタ、３…ソー
スまたはドレイン不純物拡散領域、４…絶縁体、５…第
１アルミ配線、６…第２アルミ配線、７…シールド層、
８…取出し部。
スまたはドレイン不純物拡散領域、４…絶縁体、５…第
１アルミ配線、６…第２アルミ配線、７…シールド層、
８…取出し部。
Claims (1)
- 【請求項１】 シリコンウェハ上にゲートを形成する半
導体集積回路に於いて、 表面部に複数のトランジスタを形成するシリコン基板
と、 このシリコン基板上に形成される絶縁体層と、 この絶縁体層中に所定間隔をおいて設けられるもので、
上記トランジスタ間の配線を行う第１及び第２の配線層
と、 上記絶縁体層中で、上記シリコン基板の表面部と上記第
１の配線層の間に設けられるもので、所定電位に保持さ
れた導体平面より成るシールド層とを具備することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114092A JPH05299622A (ja) | 1992-04-21 | 1992-04-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10114092A JPH05299622A (ja) | 1992-04-21 | 1992-04-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05299622A true JPH05299622A (ja) | 1993-11-12 |
Family
ID=14292781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10114092A Withdrawn JPH05299622A (ja) | 1992-04-21 | 1992-04-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05299622A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703617A2 (en) * | 1994-09-22 | 1996-03-27 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
-
1992
- 1992-04-21 JP JP10114092A patent/JPH05299622A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0703617A2 (en) * | 1994-09-22 | 1996-03-27 | Nippon Telegraph And Telephone Corporation | High frequency monolithic integrated circuit |
| EP0703617A3 (en) * | 1994-09-22 | 1997-02-26 | Nippon Telegraph & Telephone | High frequency monolithic integrated circuit |
| US5739560A (en) * | 1994-09-22 | 1998-04-14 | Nippon Telegraph And Telephone Corporation | High frequency masterslice monolithic integrated circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |