JPH0529917B2 - - Google Patents
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- JPH0529917B2 JPH0529917B2 JP58176234A JP17623483A JPH0529917B2 JP H0529917 B2 JPH0529917 B2 JP H0529917B2 JP 58176234 A JP58176234 A JP 58176234A JP 17623483 A JP17623483 A JP 17623483A JP H0529917 B2 JPH0529917 B2 JP H0529917B2
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
- G09G5/022—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using memory planes
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- G—PHYSICS
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- G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、画像表示装置に係り、特に画像メモ
リへの高速データ書込みに好適な画像表示回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an image display device, and particularly to an image display circuit suitable for high-speed data writing into an image memory.
メモリに書込まれた画像情報を読み出して、陰
極線管（以下CRTと略す）等の表示画面にグラ
フイツク表示を行う画像表示装置は、より自然な
画像を表現するために、表示画素１ドツトあたり
の情報量が増加する傾向にある。このため画像メ
モリは大容量となつてデータの書込み処理に多く
の時間を費やすことになつていた。
Image display devices that read out image information written in memory and display it graphically on a display screen such as a cathode ray tube (hereinafter abbreviated as CRT) are designed to reduce the number of pixels per display pixel in order to express more natural images. The amount of information tends to increase. For this reason, the image memory has a large capacity and requires a lot of time to write data.
第１図はこのような画像メモリのビツト構成の
一例を示す図である。表示画面を横方向320画素、
縦方向を200ラインに分割し、表示１画素あたり
に３原色RGBそれぞれに４ビツトの情報を割り
当てた例である。これら１画素単位の画素情報は
第２図に示すようにRGBごとにそれぞれＤ／Ａ
変換されてアナログのRGB信号としてCRTに供
給される。これにより表示画素１ドツト単位で
212＝4096とおりの着色が可能となり、通常のア
ナログ映像信号による画像と遜色のない自然な画
像が表現できる。 FIG. 1 is a diagram showing an example of the bit configuration of such an image memory. Display screen horizontally 320 pixels,
This is an example in which the vertical direction is divided into 200 lines and 4 bits of information are assigned to each of the three primary colors RGB per display pixel. These pixel information for each pixel is D/A for each RGB as shown in Figure 2.
It is converted and supplied to the CRT as an analog RGB signal. This allows each display pixel to be displayed in units of one dot.
It is possible to color in 2 12 = 4096 ways, and it is possible to express natural images that are comparable to images produced by ordinary analog video signals.
第３図及び第５図は第１図に示した画像メモリ
への画像情報の書き込み例を示した図である。 3 and 5 are diagrams showing examples of writing image information into the image memory shown in FIG. 1.
第３図で示した例では、画像データを１画素ず
つ、図のように左上から右下まで走査するように
書き込んでいく方法である。このようなデータ書
き込みを高速に行うためには画像メモリのアドレ
ス割付けは第４図に示すように奥行き方向にデー
タビツトを割り振り、画素単位にメモリのアドレ
スを割付ける方法がプロセツサ（CPUと略す）
による書込み処理を考慮すると有利である。 In the example shown in FIG. 3, the image data is written pixel by pixel by scanning from the upper left to the lower right as shown in the figure. In order to write such data at high speed, image memory addresses are allocated using a processor (abbreviated as CPU), which allocates data bits in the depth direction and allocates memory addresses in pixel units, as shown in Figure 4.
It is advantageous to consider the write process by
第５図に示した書き込み例では、文字等の固定
パターンをメモリに書き込む方法である。漢字
ROM等の固定パターンを記憶したメモリから読
み出した16ビツトのパターンデータを図に示すよ
うに横方向に１度に書き込み、次に奥行方向に順
に書き込んでいき12ビツトの色情報を書き込んだ
後下方向に書き込んで行く。このようなデータ書
き込みを高速に行うためには、第６図に示すよう
に画素単位にデータビツトを割り付ける方法が有
利となる。 The writing example shown in FIG. 5 is a method of writing fixed patterns such as characters into the memory. Chinese characters
As shown in the figure, 16-bit pattern data read from a memory that stores fixed patterns such as ROM is written at once in the horizontal direction, then sequentially in the depth direction, and after writing the 12-bit color information, Write in the direction. In order to perform such data writing at high speed, it is advantageous to allocate data bits on a pixel basis as shown in FIG.
第７図は上記２つの書き込み方式に対して高速
化を可能とするメモリ回路の従来例を示すもので
ある。以下第７図の回路の動作を簡単に説明す
る。 FIG. 7 shows a conventional example of a memory circuit capable of increasing the speed of the above two writing methods. The operation of the circuit shown in FIG. 7 will be briefly explained below.
第７図において１，２および３はMPUと接続
されるデータバス、アドレスバスおよび書込み制
御信号である。４は画像メモリであり表示画素単
位の奥行き方向に12ビツト、横方向に16ビツトを
２次元的に配置した構成より成る。５はアドレス
デコーダ、６は画像メモリ４のアドレス選択信
号、１０はMPUからのアドレスの最下位の４ビ
ツトA1，A2，A3，A4をデコードするアドレスデ
コーダ、１１はアドレスデコーダ１０からの16本
の出力とデータバス１に接続される16ビツトのデ
ータとを切換える切換回路でありメモリ選択信号
１６を出力する。１２は表示画素の奥行き方向の
書込み情報を記録するデータレジスタ、１３はデ
ータバス１に接続される12ビツトのデータとデー
タレジスタ１２に記録したデータとを切換える切
換回路であり画像メモリへのデータ入力信号１７
を出力する。１４はマルチプレクサ１１および１
３の切換えを制御するデータを記録するモード設
定レジスタ、１５はアドレス選択信号６を画像メ
モリの横方向16ビツトを１ビツト単位で選択でき
るように制御するチツプ選択制御回路である。 In FIG. 7, 1, 2, and 3 are a data bus, an address bus, and a write control signal connected to the MPU. Reference numeral 4 denotes an image memory, which consists of two-dimensional arrangement of 12 bits in the depth direction and 16 bits in the horizontal direction in display pixel units. 5 is an address decoder, 6 is an address selection signal for the image memory 4, 10 is an address decoder that decodes the lowest four bits A 1 , A 2 , A 3 , A 4 of the address from the MPU, and 11 is an address decoder from the address decoder 10. This is a switching circuit that switches between the 16 outputs of 1 and 16 bit data connected to data bus 1, and outputs memory selection signal 16. 12 is a data register that records writing information in the depth direction of display pixels; 13 is a switching circuit that switches between 12-bit data connected to data bus 1 and data recorded in data register 12; and data input to the image memory. signal 17
Output. 14 is multiplexer 11 and 1
A mode setting register 15 records data for controlling switching of the image memory 3, and a chip selection control circuit 15 controls the address selection signal 6 so that 16 horizontal bits of the image memory can be selected in units of 1 bit.
以上のごとき第７図の画像メモリにおいて第３
図に示したように１画素単位で奥行き方向に画像
情報を書き込む場合は、MPUはまず設定レジス
タ１４に奥行き方向の書込み設定を行う。このモ
ードでは切換回路１１および１３をで示す側に
切換える。これに従つて、メモリ選択信号１６
は、アドレスデコーダ１０の出力信号となり、画
像データの書込み時にはMPUのアドレス信号に
従つて横方向の16画素の画像メモリから１画素分
のメモリが選択されることになる。一方データ入
力信号１７はMPUからのデータバス信号となつ
て画像メモリ４に供給されるので、表示画素１画
素単位で奥行き方向にデータを書き込むことがで
きる。 In the image memory shown in FIG. 7 as described above, the third
When writing image information in the depth direction on a pixel basis as shown in the figure, the MPU first performs write settings in the depth direction in the setting register 14. In this mode, switching circuits 11 and 13 are switched to the side shown by. Accordingly, memory selection signal 16
is the output signal of the address decoder 10, and when writing image data, a memory for one pixel is selected from the image memory of 16 pixels in the horizontal direction according to the address signal of the MPU. On the other hand, since the data input signal 17 is supplied to the image memory 4 as a data bus signal from the MPU, data can be written in the depth direction in units of display pixels.
次に第５図に示したように表示画面の横方向に
連続した画像情報を書込む場合は、MPUモード
設定レジスタ１４に横方向の書込み設定を行い、
マルチプレクサ１１および１３をに示す側に切
換える。これにより、メモリ選択信号１６は
MPUからのデータバス信号となり、画像データ
の書込み時にはMPUのデータ信号が“１”レベ
ルのビツトのみが選択され、“０”のレベルのビ
ツトは選択されない。一方データの入力信号１７
は、画像メモリ４の奥行き方向の書込みビツトを
指定したデータレジスタ１２からのデータ信号と
なるので、予めデータレジスタ１２に記録された
データがそのまま画像メモリ４のアドレス選択さ
れた番地に書き込まれることになる。 Next, when writing continuous image information in the horizontal direction of the display screen as shown in FIG. 5, set the horizontal writing in the MPU mode setting register 14,
Switch multiplexers 11 and 13 to the side shown. As a result, the memory selection signal 16 becomes
This becomes a data bus signal from the MPU, and when writing image data, only bits whose data signal of the MPU has a "1" level are selected, and bits whose level is "0" are not selected. On the other hand, data input signal 17
is a data signal from the data register 12 that specifies the write bit in the depth direction of the image memory 4, so the data recorded in the data register 12 in advance is written as is to the selected address of the image memory 4. Become.
以上の様に第７図に示した従来回路により１画
素の単独書き込み及び16ビツトの同時書き込みが
可能となる。しかし、従来の回路では横方向に連
続した画素情報を書き込む場合、書き込む画像情
報をメモリの選択信号として一度に供給するため
画像情報のビツト数と同数の画素メモリ列が必要
となることから、多くのメモリ素子が必要とな
る。第７図に示した従来回路例では、１画素のメ
モリ列として12素子、これが16列必要となり計
192素子必要となる。しかし、メモリ素子の容量
は年々増加しており、容量的にはもつと少いメモ
リ素子で構成することが可能である。 As described above, the conventional circuit shown in FIG. 7 enables individual writing of one pixel and simultaneous writing of 16 bits. However, in conventional circuits, when writing continuous pixel information in the horizontal direction, the same number of pixel memory columns as the number of bits of the image information is required because the image information to be written is supplied at once as a memory selection signal. memory elements are required. In the conventional circuit example shown in Figure 7, 12 elements are required as a memory column for one pixel, and 16 columns are required.
192 elements are required. However, the capacity of memory elements is increasing year by year, and it is possible to construct a memory element with a smaller capacity.
以上述べた様に従来の回路では、構成するメモ
リ素子の個数が多くなつてしまい、コスト面また
回路規模面から見ても不利となる欠点があつた。 As described above, the conventional circuit has a disadvantage in that the number of memory elements included is large, which is disadvantageous from the viewpoint of cost and circuit scale.
本発明の目的は、上記した従来技術の欠点をな
くし、少ないメモリ素子で素子画面の奥行き方向
に連続した画像情報の書込みの高速処理だけでな
く、横方向に表示画素の連続した画像情報の書込
みも高速に処理できる画像メモリ回路を提供する
ことにある。
The purpose of the present invention is to eliminate the above-mentioned drawbacks of the prior art, and to provide not only high-speed processing of writing image information that is continuous in the depth direction of an element screen with a small number of memory elements, but also writing image information that is continuous in display pixels in the horizontal direction. Another object of the present invention is to provide an image memory circuit that can perform high-speed processing.
上記目的を達成するために、CPUにより起動
されあらかじめ設定された回数だけ連続的に書込
みパルスを発生する書込み制御回路と、画像メモ
リへ書込むデータを保持するレジスタと書込みア
ドレスを保持し、かつ、画像メモリへの書込みに
伴つて保持したアドレスを更新するアドレス更新
手段と、すくなくとも連続書込みを実行している
期間CPUからのデータを保持するデータ保持手
段と、データ保持手段により保持されたデータに
もとずいて画像メモリの各系列単位に書込みを行
うか否かを制御できるようにしたものである。
In order to achieve the above purpose, a write control circuit that is activated by the CPU and continuously generates write pulses a preset number of times, a register that holds data to be written to the image memory and a write address, and An address update means that updates the address held when writing to the image memory, a data holding means that holds data from the CPU at least for a period of time while continuous writing is being executed, and a data holding means that also updates the data held by the data holding means. This makes it possible to control whether or not to write to each series of the image memory.
以下、本発明を図面によつて詳細に説明する。
第８図は本発明一実施例を示すブロツク図であ
る。第８図において第７図の従来例と同一部分お
よび同一信号線については同一符号が記してあ
り、この符号についての説明は省略する。
Hereinafter, the present invention will be explained in detail with reference to the drawings.
FIG. 8 is a block diagram showing one embodiment of the present invention. In FIG. 8, the same parts and signal lines as in the conventional example of FIG. 7 are denoted by the same reference numerals, and explanations of these reference numbers will be omitted.
第８図において、４′は表示メモリであり表示
画素単位の奥行き方向に12ビツト、横方向に４画
素分を２次元的に配置した構成よりなる。１０′
はMPUからのアドレス最下位の２ビツトA1，A2
をデコードするアドレスデコーダ、２１は横方向
に連続した16ビツトの画像情報を記憶するレジス
タ回路、２２はレジスタ２１で記憶した16ビツト
の画像情報から４ビツトを選択し出力する選択回
路、１１′はアドレスデコーダ１０′からの出力
と、選択回路２２の出力を切換える切換回路であ
る。１８はモード設定レジスタ１４に設定された
モードに従つて表示メモリ４′への書き込み回数
を制御する書き込み制御回路である。１９は表示
メモリ４′へ書き込むタイミングを与える書込み
タイミングパルス、２０はCPUから出力される
アドレスＡ１６〜Ａ３を一時記憶するとともに、
タイミングパルスの立上がりで記憶したアドレス
を４ずつカウントアツプするプリセツトカウント
である。 In FIG. 8, reference numeral 4' denotes a display memory, which has a structure in which 12 bits in the depth direction and 4 pixels in the horizontal direction are two-dimensionally arranged in display pixel units. 10'
are the lowest two bits of the address from the MPU A 1 , A 2
21 is a register circuit that stores horizontally continuous 16-bit image information, 22 is a selection circuit that selects and outputs 4 bits from the 16-bit image information stored in register 21, and 11' is a This is a switching circuit that switches between the output from the address decoder 10' and the output from the selection circuit 22. Reference numeral 18 denotes a write control circuit that controls the number of times of writing to the display memory 4' according to the mode set in the mode setting register 14. 19 is a write timing pulse that gives the timing to write to the display memory 4'; 20 is a pulse that temporarily stores addresses A16 to A3 output from the CPU;
This is a preset count in which the stored address is counted up by 4 at the rising edge of the timing pulse.
以上のごとき第８図の画像メモリ回路において
第３図に示したように１画素単位で奥行き方向に
画像情報を書込む場合は、第７図の従来画像メモ
リ回路と同様に動作をする。すなわち、モード設
定レジスタ１４に奥行き方向の書込みの設定を行
い切換え回路１１′，１３を側に切換える。こ
のモードではメモリ選択信号１６は、アドレスデ
コーダ１０′の出力信号となり、４画素のメモリ
から１画素分のみがアドレスA1，A2に従つて選
択され、そのメモリ列にCPUから出力されたデ
ータが書込まれる。 When writing image information in the depth direction in units of pixels as shown in FIG. 3 in the image memory circuit shown in FIG. 8 as described above, the operation is similar to the conventional image memory circuit shown in FIG. 7. That is, the mode setting register 14 is set for writing in the depth direction, and the switching circuits 11' and 13 are switched to the side. In this mode, the memory selection signal 16 becomes the output signal of the address decoder 10', and only one pixel from the four-pixel memory is selected according to addresses A 1 and A 2 , and the data output from the CPU is stored in that memory column. is written.
第５図に示したように横方向に連続したデータ
を書き込む場合では、CPUがモード設定レジス
タ１４に横方向の書込み設定を行い、切換え回路
１１′，１３をに示す側に切換ると同時に書込
み制御回路１８の動作モードを切換える。このモ
ードでは、CPUから表示メモリへ書込みが発生
すると、まずCPUからのアドレス信号をプリセ
ツトカウンタ２０に一時記憶するとともにデータ
信号をレジスタ２１に記憶する。次に書込み制御
回路１８の働きにより書込みタイミングパルス１
９に同期して計４回の書込み動作が発生する。ま
ず第１回目の書込み動作では、選択回路２２の出
力としてＤ１５〜Ｄ１２の４ビツトがレジスタ回
路２１の情報から選択され、メモリ選択信号１６
として供給される。つまり１回目の書込みでは、
Ｄ１５〜Ｄ１２の４ビツトのデータの内“１”の
レベルのビツトのみが選択され、レジスタ１２に
あらかじめ記憶された色情報が選択されて表示メ
モリ４′に書込まれる。 When writing consecutive data in the horizontal direction as shown in FIG. The operation mode of the control circuit 18 is switched. In this mode, when writing from the CPU to the display memory occurs, first the address signal from the CPU is temporarily stored in the preset counter 20 and the data signal is stored in the register 21. Next, by the action of the write control circuit 18, a write timing pulse 1 is generated.
A total of four write operations occur in synchronization with 9. First, in the first write operation, 4 bits D15 to D12 are selected as the output of the selection circuit 22 from the information of the register circuit 21, and the memory selection signal 16 is selected.
Supplied as. In other words, in the first write,
Of the 4-bit data D15 to D12, only the bit at level "1" is selected, and the color information previously stored in the register 12 is selected and written into the display memory 4'.
また、プリセツトカウンタ２０に書込みタイミ
ングパルス信号１９が供給されているため、書込
み動作終了直後に書込みアドレスが４アドレスだ
けカウントアツプされる。第２回目の書込み動作
では、Ｄ１１〜Ｄ８の４ビツトのデータがメモリ
選択信号１６として供給され、“１”のレベルの
ビツトのみが選択され、レジスタ１２の色情報が
表示メモリ４′に書き込まれる。そして、この書
込み動作直後に書込みアドレスが４アドレスカウ
ンタアツプされる。以下、第３回目の書込み動作
ではＤ７〜Ｄ４がメモリ選択信号１６として供給
され、第４回目の書込みではＤ３〜Ｄ０の４ビツ
トがメモリ選択信号１６として供給される。この
横方向の書込みモードの書込み動作を第９図と第
１０図を用いさらに詳細に説明する。第９図は動
作のタイミング図、第１０図は表示メモリへの書
込み状態を示す図である。第９図において１番目
の信号はアドレスデコーダ５の出力であるアドレ
ス選択信号６、２番目の信号は書込みタイミング
パルス１９、３番目の信号は書き込みアドレス２
５、４番目の信号は表示メモリへの書込みパルス
２６、５番目の信号は書込み制御回路１８から選
択回路２２に供給されるデータ選択信号２７、６
番目の信号は切換回路１１′から出力されるメモ
リ選択信号１６である。第９図及び第１０図に示
した例では4000番地から4015番地まで連続した16
画素のデータを書込む例である。CPUから表示
メモリへ書込みがあるとCPUから出力されるア
ドレス信号がラツチされ書込みアドレス信号２５
となる。これと同時にアドレス選択信号が“１”
となり、CPUから出力されたデータがレジスタ
１２に一時記憶される。さらにデータ選択信号が
リセツトされ“０”となる。この状態において本
実施例の回路ではアドレス選択信号６が４画素分
の表示メモリに同時に供給されていることから、
4000〜4003番地の４画素の表示メモリが選択可能
となる。第１回目の書込みではデータ選択信号２
７が00であるために選択回路２２の出力としてメ
モリ選択信号としＤ１５〜Ｄ１２の４ビツトがレ
ジスタ回路２１の情報から選択される。そして、
この４ビツトがメモリ選択回路１６として切換回
路１１￥´ら供給され書込み動作が実行される。
第１０図に示した例ではＤ１４とＤ１３のビツト
が“１”であることから、Ｄ１４とＤ１３が供給
されている4001番地と4002番地の表示メモリにデ
ータレジスタ１２の内容が書込まれる。しかしＤ
１５とＤ１２のビツトは“０”であることから
4000番地と4003番地の表示メモリにはデータは書
込まれない。この１回目の書込み動作終了後書込
みタイミングパルスの立上りで書込みアドレスが
４アドレスカウントアツプされ4004番地となり、
4004番地〜4007番地の表示メモリが選択可能とな
る。さらにデータ選択信号がインクリメントされ
て“１”となりメモリ選択信号がＤ１１〜Ｄ８と
なる。この状態で２回目の書込み動作が実行され
る。第１０図に示した例ではＤ１０とＤ８が
“１”であることから、4005番地と4007番地にデ
ータレジスタ１２の内容が書込まれる。以下同様
に第３回目の書込みでは4008番地〜4011番地にメ
モリ選択信号Ｄ７〜Ｄ４に従つて書込まれ、第４
回目の書込みでは4012番地〜4015番地にメモリ選
択信号Ｄ３〜Ｄ０に従つて書込まれる。第４回目
の書込み終了後書込みタイミングパルスの立上り
でデータ選択信号が“４”となり一連の書込み動
作が終了する。 Further, since the write timing pulse signal 19 is supplied to the preset counter 20, the write address is counted up by 4 addresses immediately after the write operation is completed. In the second write operation, 4-bit data D11 to D8 is supplied as the memory selection signal 16, only the bits at the "1" level are selected, and the color information in the register 12 is written into the display memory 4'. . Immediately after this write operation, the write address is added to the 4-address counter. Thereafter, D7 to D4 are supplied as the memory selection signal 16 in the third write operation, and four bits D3 to D0 are supplied as the memory selection signal 16 in the fourth write operation. The write operation in the horizontal write mode will be explained in more detail with reference to FIGS. 9 and 10. FIG. 9 is a timing diagram of the operation, and FIG. 10 is a diagram showing the state of writing to the display memory. In FIG. 9, the first signal is the address selection signal 6 which is the output of the address decoder 5, the second signal is the write timing pulse 19, and the third signal is the write address 2.
5, the fourth signal is a write pulse 26 to the display memory, and the fifth signal is a data selection signal 27, 6 supplied from the write control circuit 18 to the selection circuit 22.
The th signal is the memory selection signal 16 output from the switching circuit 11'. In the example shown in Figures 9 and 10, there are 16 consecutive addresses from 4000 to 4015.
This is an example of writing pixel data. When the CPU writes to the display memory, the address signal output from the CPU is latched and the write address signal 25
becomes. At the same time, the address selection signal becomes “1”
The data output from the CPU is temporarily stored in the register 12. Furthermore, the data selection signal is reset to "0". In this state, in the circuit of this embodiment, the address selection signal 6 is simultaneously supplied to the display memory for four pixels.
Display memories of four pixels at addresses 4000 to 4003 can be selected. In the first write, data selection signal 2
Since 7 is 00, the four bits D15 to D12 are selected from the information of the register circuit 21 as the memory selection signal as the output of the selection circuit 22. and,
These four bits are supplied from the switching circuit 11\' as the memory selection circuit 16, and a write operation is executed.
In the example shown in FIG. 10, since the bits of D14 and D13 are "1", the contents of the data register 12 are written to the display memories at addresses 4001 and 4002 to which D14 and D13 are supplied. But D
Since bits 15 and D12 are “0”
No data is written to the display memory at addresses 4000 and 4003. After this first write operation is completed, the write address is counted up by 4 addresses at the rising edge of the write timing pulse and becomes address 4004.
Display memories at addresses 4004 to 4007 can be selected. Furthermore, the data selection signal is incremented to "1" and the memory selection signal becomes D11 to D8. In this state, the second write operation is performed. In the example shown in FIG. 10, since D10 and D8 are "1", the contents of the data register 12 are written to addresses 4005 and 4007. Similarly, in the third write, data is written to addresses 4008 to 4011 according to memory selection signals D7 to D4, and the fourth
In the second write, data is written to addresses 4012 to 4015 in accordance with memory selection signals D3 to D0. After the completion of the fourth write, the data selection signal becomes "4" at the rising edge of the write timing pulse, and the series of write operations ends.
このように本実施例によれば表示画面の横方向
に連続した16画素の画像パターンを書込む場合、
４画素ずつ４回に分割して書込むことができるの
で、４画素分のメモリ素子を備えるだけでCPU
から見れば16画素分のメモリ列が存在するのと同
様に処理ができる。従つて、従来16画素分のメモ
リ列を必要としたのに対し、メモリ素子の数を1/
４に減らすことができるという効果がある。 According to this embodiment, when writing a continuous 16-pixel image pattern in the horizontal direction of the display screen,
Since the data can be written in 4 times by 4 pixels, the CPU only needs to have a memory element for 4 pixels.
When viewed from above, processing can be performed as if there were a memory column for 16 pixels. Therefore, whereas conventional memory rows for 16 pixels were required, the number of memory elements has been reduced to 1/1.
This has the effect of reducing the number to 4.
また本実施例は画像メモリの素子配列が奥行方
向が12ビツト、横方向行が４ビツトで４回連続に
書込みを行う例であるが、これ以外の配列または
連続書込み回数であつても本発明の効果は何ら変
わりがない。 Further, in this embodiment, the element arrangement of the image memory is 12 bits in the depth direction and 4 bits in the horizontal row, and writing is performed four times in a row, but the present invention also applies to other arrangements or the number of consecutive writes. There is no difference in the effect.
以上述べた実施例では奥行き方向に書込む場合
１画素分の画像情報が1CPUアドレスに対応して
いたが、複数画素が1CPUアドレスに対応する場
合、または、１画素が複数CPUアドレスに対応
する場合でもメモリ選択信号として供給する信号
を変更することにより本発明を適応することがで
きる。 In the embodiment described above, when writing in the depth direction, one pixel's worth of image information corresponds to one CPU address, but when multiple pixels correspond to one CPU address, or when one pixel corresponds to multiple CPU addresses However, the present invention can be applied by changing the signal supplied as the memory selection signal.
複数画素が1CPUアドレスに対応する第２の実
施例を第１１図、第１２図に示す。第１１図は第
２の実施例の画素構成、第１２図はブロツク図で
ある。以下、第２の実施例について説明をする。
第２の実施例では画面の画素構成が第１１図に示
すように赤(R)、緑(G)、青(B)、各２ビツトの計６ビ
ツトの色情報から１画素が構成されており、２画
素が1CPUアドレスに対応しているものである。
第１２図のブロツク図において、第８図の第１の
実施例と同一部分および同一信号線については同
一符号が記してあり、この符号についての説明は
省略する。４″は画像メモリであり表示画素単位
の奥行き方向に６ビツト、横方向に８画素分を２
次元的に配置している。２２′はレジスタ２１で
記憶した16ビツト画像情報から８ビツトを選択し
出力する選択回路、１１″はアドレスデコーダ１
０からの出力と選択回路２２′の出力を切換える
切換回路である。１８′はモード設定レジスタ１
４に設定されたモードに従つてメモリ４″への書
込み回数を制御する書込み制御回路である。 A second embodiment in which a plurality of pixels correspond to one CPU address is shown in FIGS. 11 and 12. FIG. 11 is a pixel configuration of the second embodiment, and FIG. 12 is a block diagram. The second embodiment will be explained below.
In the second embodiment, the pixel configuration of the screen is as shown in FIG. 11, where one pixel is composed of 6 bits of color information, red (R), green (G), and blue (B), each with 2 bits. Two pixels correspond to one CPU address.
In the block diagram of FIG. 12, the same parts and signal lines as in the first embodiment of FIG. 8 are denoted by the same reference numerals, and the explanation of these reference numerals will be omitted. 4'' is an image memory that stores 6 bits in the depth direction and 8 pixels in the horizontal direction for each display pixel.
It is arranged dimensionally. 22' is a selection circuit that selects and outputs 8 bits from the 16-bit image information stored in register 21, and 11'' is address decoder 1.
This is a switching circuit that switches between the output from 0 and the output from the selection circuit 22'. 18' is mode setting register 1
This is a write control circuit that controls the number of times of writing to the memory 4'' according to the mode set to 4.
以上のごとき第１２図の画像メモリ回路におい
て奥行き方向に画像情報を書込む場合は、切換回
路１１″，１３を側に切換える。このモードで
はメモリ選択信号１６はアドレスデコーダ１０′
の出力となり、８画素の画像メモリ４″からCPU
アドレスA1，A2に従つて２画素分が選択され、
CPUデータが書込まれる。このとき、一方の画
素にはＤ０〜Ｄ５のデータが、他方の画素にはＤ
６〜Ｄ１１のデータが書込まれる。つまり第１２
図に示した実施例では２画素が1CPUアドレスに
割り当てられることになる。 When writing image information in the depth direction in the image memory circuit shown in FIG. 12 as described above, the switching circuits 11'' and 13 are switched to the side.
The output is from the 8-pixel image memory 4'' to the CPU.
Two pixels are selected according to addresses A 1 and A 2 ,
CPU data is written. At this time, data D0 to D5 is stored in one pixel, and data D is stored in the other pixel.
Data from 6 to D11 is written. That is, the 12th
In the embodiment shown in the figure, two pixels are assigned to one CPU address.
第１２図に示した実施例で横方向に画像情報を
書込む場合を第１３図を並用して説明する。第１
３図は画像メモリ４″に画像情報が書込まれる状
態を示す図である。横方向に連続した画像情報を
書込む場合は切変絵回路１１″，１３を側に切
換える。このモードでは書込み制御回路１８′に
より２回の書込み動作が実行される。第１回目の
書込み動作ではＤ１５〜Ｄ８の８ビツトのデータ
が選択回路２２′により選択されメモリ選択信号
となる。第１３図に示した例ではＤ１４，Ｄ１
３，Ｄ１０，Ｄ８のビツトが“１”であるので
4000番地の下位画素と4001番地の上位画素と4002
番地の下位画素と4003番地の下位画素にデータレ
ジスタ１２に記憶されているデータが書込まれ
る。第２回目の書込み動作ではＤ７〜Ｄ０の８ビ
ツトのデータがメモリ選択信号となる。この２回
目の書込みで、第１３図の例ではＤ７，Ｄ６，Ｄ
４，Ｄ１，Ｄ０のビツトに対応する画素にデータ
レジスタ１２のデータが書き込まれる。 The case where image information is written in the horizontal direction in the embodiment shown in FIG. 12 will be described with reference to FIG. 13. 1st
FIG. 3 is a diagram showing a state in which image information is written into the image memory 4''. When writing continuous image information in the horizontal direction, the switching picture circuits 11'' and 13 are switched to the side. In this mode, two write operations are performed by the write control circuit 18'. In the first write operation, 8-bit data D15 to D8 is selected by the selection circuit 22' and becomes a memory selection signal. In the example shown in FIG. 13, D14, D1
3, D10, and D8 bits are “1”, so
Lower pixel at address 4000, upper pixel at address 4001, and 4002
The data stored in the data register 12 is written to the lower pixel at address and the lower pixel at address 4003. In the second write operation, 8-bit data from D7 to D0 becomes the memory selection signal. In this second writing, in the example of Fig. 13, D7, D6, D
The data in the data register 12 is written to the pixels corresponding to bits 4, D1, and D0.
以上述べた第２の実施例では、６×８情報ビツ
トの配列の画像メモリ構成で、６×16情報ビツト
の配列の画像メモリへの書込みと同等な書込みを
実現することができるのでメモリ素子の個数が半
分になるという効果がある。 In the second embodiment described above, with an image memory configuration of an array of 6 x 8 information bits, it is possible to realize writing equivalent to writing of an array of 6 x 16 information bits to the image memory, so that the memory element is This has the effect of cutting the number in half.
また、１画素の画像情報が複数CPUアドレス
に対応する場合においてもメモリ選択信号の供給
方法及び画像メモリへの書込み回数を変更するこ
とにより本発明を適応できることは容易に類推で
きる。 Furthermore, it can be easily inferred that the present invention can be applied by changing the method of supplying the memory selection signal and the number of times of writing to the image memory even when the image information of one pixel corresponds to a plurality of CPU addresses.
本実施例では画像データを奥行きに書込むモー
ドと横方向にい書込むモードの２つのモードを有
していたが、本発明は横方向に書込むモードに対
して効果があることから、特に横方向に書込むモ
ードのみを有する画像メモリ回路に対しても本発
明を適応することにより同様な効果が得られる。 In this embodiment, there are two modes: a mode in which image data is written in the depth direction and a mode in which image data is written in the horizontal direction, but since the present invention is particularly effective in the mode in which image data is written in the horizontal direction, A similar effect can be obtained by applying the present invention to an image memory circuit having only a horizontal writing mode.
以上のように本発明によれば、表示画素単位に
複数の画像情報を有する画像メモリへのデータ書
込みにおいて、特に横方向に画像情報を書込む場
合において、CPUから書込む横方向の画像情報
を時分割して表示メモリへ書込むので一度に平行
して書込む従来回路に比べメモリ素子数を大幅に
減らすことができ、回路規模及びコストを低減で
きるという効果がある。なお本発明では書込みデ
ータをメモリ選択信号として使用することについ
てのみ言及したが、書込みデータに従つて書込み
制御信号を制御しても同様に効果を上げることは
言うまでもない。
As described above, according to the present invention, when writing data to an image memory having a plurality of pieces of image information for each display pixel, especially when writing image information in the horizontal direction, the horizontal image information written from the CPU is Since the data is written to the display memory in a time-divided manner, the number of memory elements can be significantly reduced compared to a conventional circuit in which data is written in parallel at once, and the circuit size and cost can be reduced. Although the present invention has only referred to the use of write data as a memory selection signal, it goes without saying that controlling the write control signal in accordance with the write data can also achieve similar effects.
第１図及び第１１図は画像メモリのビツト構成
の例を示す図、第２図は画像メモリ１画素分の画
像情報の表示読出し処理の概念図、第３図及び第
５図は画像メモリの書込み方法を示す図第４図及
び第６図は画像メモリのアドレス割付方法を示す
図、第７図は従来の画像メモリ回路を示すブロツ
ク図、第８図及び第１２図は本発明による画像メ
モリ回路の実施例を示すブロツク図、第９図は第
８図に示す実施例において画像メモリ書込みのタ
イミング図、第１０図は第８図に示す実施例にお
いて画像メモリに横方向に画像情報を書込んだ
図、第１３図は第１１図に示す実施例において画
像メモリに横方向に画像情報を書込んだ図であ
る。
４，４′，４″……画像メモリ、６……画像メモ
リアドレス選択信号、１０，１０′……アドレス
デコーダ、１１，１１′，１１″および１３……切
換回路、１２および２１……データレジスタ、１
４……書込みモード設定レジスタ、１６……メモ
リ選択信号、１８……メモリ書込み制御回路、１
８……書込みタイミングパルス、２０……プリセ
ツトカウンタ、２２……データ選択回路、２７…
…データ選択信号。
1 and 11 are diagrams showing an example of the bit configuration of the image memory, FIG. 2 is a conceptual diagram of display readout processing of image information for one pixel of the image memory, and FIGS. 3 and 5 are diagrams showing an example of the bit configuration of the image memory. FIGS. 4 and 6 are diagrams showing a writing method. FIGS. 4 and 6 are diagrams showing an image memory address assignment method. FIG. 7 is a block diagram showing a conventional image memory circuit. FIGS. 8 and 12 are diagrams showing an image memory according to the present invention. A block diagram showing an embodiment of the circuit, FIG. 9 is a timing diagram of writing image memory in the embodiment shown in FIG. 8, and FIG. 13 is a diagram in which image information is written in the image memory in the horizontal direction in the embodiment shown in FIG. 11. 4, 4', 4''...image memory, 6...image memory address selection signal, 10, 10'...address decoder, 11, 11', 11'' and 13...switching circuit, 12 and 21...data register, 1
4...Write mode setting register, 16...Memory selection signal, 18...Memory write control circuit, 1
8...Write timing pulse, 20...Preset counter, 22...Data selection circuit, 27...
...Data selection signal.
Claims (1)
位とするｍ系列情報を横方向に記憶する記憶手段
と中央演算装置とを備えた画像表示装置におい
て、 前記記憶手段に書込むｌビツトを単位とする画
像情報を保持する画像情報保持手段と、 前記中央演算装置により起動され、あらかじめ
設定されたｎ回だけ連続的に前記記憶手段へ前記
画像情報保持手段の保持する画像情報を書込む書
込み制御手段と、 前記書込み制御手段による書込みを行うアドレ
スを保持するアドレス保持手段と、 前記記憶手段への書込みに伴つて前記アドレス
保持手段の保持するアドレスを更新するアドレス
更新手段と、 少なくとも前記書込み手段の起動時からｎ回の
書込みを終了するまで前記中央演算装置からのｎ
×ｍビツト以下の情報を保持する制御情報保持手
段とを有し、 前記書込み制御手段によるｎ回の書込みにおい
て前記制御情報保持手段により保持された情報に
基いて前記画像情報保持手段の保持する画像情報
を前記記憶手段に書込むか否かを制御することを
特徴とする画像表示装置。[Scope of Claims] 1. In an image display device comprising a central processing unit and a storage means for horizontally storing m-sequence information in units of 1 bit in the depth direction as image information, writing in the storage means an image information holding means for holding image information in units of l bit; and an image information holding means that is activated by the central processing unit and continuously stores the image information held by the image information holding means into the storage means a preset number of n times. a write control means for writing; an address holding means for holding an address to which the write control means writes; and an address updating means for updating the address held by the address holding means in accordance with writing to the storage means; n from the central processing unit from the time when the writing means is activated until the writing is completed n times.
control information holding means for holding information of xm bits or less, and an image held by the image information holding means based on information held by the control information holding means in n writings by the write control means. An image display device characterized in that it controls whether or not information is written into the storage means.
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| JP58176234A JPS6067989A (en) | 1983-09-26 | 1983-09-26 | Image display circuit |
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|---|---|---|---|
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Country Status (2)
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