JPH05297973A - Information processor - Google Patents

Information processor

Info

Publication number
JPH05297973A
JPH05297973A JP4099963A JP9996392A JPH05297973A JP H05297973 A JPH05297973 A JP H05297973A JP 4099963 A JP4099963 A JP 4099963A JP 9996392 A JP9996392 A JP 9996392A JP H05297973 A JPH05297973 A JP H05297973A
Authority
JP
Japan
Prior art keywords
storage
memory
power source
holding
main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4099963A
Other languages
Japanese (ja)
Inventor
Kenichi Matsuhashi
健一 松橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP4099963A priority Critical patent/JPH05297973A/en
Publication of JPH05297973A publication Critical patent/JPH05297973A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To efficiently and for many hours execute storage holding by dividing a storage means into areas of suitable size and selecting only the area which necessitates the storage holding, and constituting a storage holding means at the time when a main power source is disconnected and a means for recovering normalcy at the time when a power source is turned on. CONSTITUTION:A CPU 12 for controlling a system controls a backup controller 16 in accordance with a storage processing program stored in a ROM 11. In a main storage device 15, information is stored through an interface circuit 18 and a DMA controller 17, and when a main power source is disconnected, the storage contents are held by power supplied from a sub-power source 14. When the main power source 13 is turned on, a processing for recovering normalcy of the main storage device 15 subjected to storage holding is executed, and an initializing program IPL is executed. A finish processing of the system of a communication processing, and a data editing processing, etc., is executed, and when an operator turns off a power source switch, a finish processing program of the system is executed, and after the storage holding processing, the main power source is disconnected.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、主電源の遮断後も記憶
情報の保持を可能とした情報処理装置に関するものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus capable of retaining stored information even after the main power supply is cut off.

【0002】[0002]

【従来の技術】従来から知られている情報処理装置の記
憶保持機構においては、主記憶装置上に主電源の遮断後
に保持する必要のない領域が含まれている場合にも、こ
の不要領域を見分ける手段を持たなかった。このため、
主記憶装置上の広い連続した領域にわたって、記憶保持
用の電力を供給しており、有限な副電源の電力が有効利
用されておらず、記憶保持可能時間を短縮させる原因と
なっていた。
2. Description of the Related Art In a conventionally known storage holding mechanism of an information processing device, even if the main storage device includes an area that does not need to be held after the main power is cut off, this unnecessary area is stored. I didn't have a way to tell. For this reason,
The power for holding the memory is supplied over a wide continuous area on the main memory, and the limited power of the sub-power source is not effectively used, which causes a reduction in the time that the memory can be held.

【0003】[0003]

【発明が解決しようとする課題】上述したとおり、従来
から知られている情報処理装置の記憶保持機構では、主
電源の遮断後において記憶保持動作を行う際に副電源電
力の消耗が多くなるという欠点がみられた。すなわち、
記憶保持の必要が無い領域での電力消費に起因して、記
憶保持が必要とされる情報が記憶されている領域での記
憶保持が長時間できないという不具合が生じていた。
As described above, in the conventionally known storage holding mechanism of the information processing apparatus, the power consumption of the sub power supply increases when the storage holding operation is performed after the main power supply is cut off. There were defects. That is,
Due to the power consumption in the area that does not require the memory retention, there is a problem that the memory retention cannot be performed for a long time in the area in which the information that requires the memory retention is stored.

【0004】よって本発明の目的は上述の点に鑑みて、
主電源遮断後における副電源の電力消費量を抑えること
により、必要とされる情報の記憶を長時間にわたって可
能ならしめるよう構成した情報処理装置を提供すること
にある。
Therefore, in view of the above points, the object of the present invention is to
An object of the present invention is to provide an information processing apparatus configured so that necessary information can be stored for a long time by suppressing the power consumption of the sub power supply after the main power supply is cut off.

【0005】[0005]

【課題を解決するための手段】かかる目的を達成するた
めに、本発明は主電源が切られた後も、副電源により記
録情報を保持することが可能な記憶手段を備えた情報処
理装置において、前記記憶手段のうち記憶保持をすべき
領域を選択する選択手段と、前記選択手段により選択さ
れた領域の記憶を保持する保持手段と、前記保持手段に
より保持された記憶内容に基づいて、主電源の投入時に
前記記憶手段を回復処理する制御手段とを具備したもの
である。
In order to achieve such an object, the present invention provides an information processing apparatus provided with a storage means capable of holding record information by a sub power source even after the main power source is turned off. A selection unit that selects an area of the storage unit that is to be stored and held; a holding unit that holds the storage of the region selected by the selection unit; and a main content based on the storage content held by the holding unit. And a control means for recovering the storage means when the power is turned on.

【0006】[0006]

【作用】本発明では、主電源が切られた後も副電源によ
り記憶情報を保持するために、記憶手段をいくつかの領
域に区切り、記憶保持が必要な領域を選択し、選択され
た領域に対して副電源の電力供給を行い記憶保持を行う
ことにより、副電源の電力消費を抑え、長時間の記憶保
持を可能とする。
In the present invention, in order to retain the stored information by the sub power source even after the main power source is turned off, the storage means is divided into several areas, the area requiring the memory retention is selected, and the selected area is selected. By supplying power to the sub-power supply and holding the memory, the power consumption of the sub-power supply is suppressed and the memory can be held for a long time.

【0007】すなわち、選択手段により記憶保持すべき
領域が決定されると、保持手段により前記領域が記憶保
持されるので、無駄な領域での副電源の電力消費が無
く、必要な情報の格納された領域を長時間にわたり記憶
保持することが可能となる。さらに、制御手段が主電源
が入れられた時に記憶保持されていた領域と、保持され
ていなかった領域を認識し、主記憶が正常に動作するよ
うに回復処理を行うので、安定した動作が可能となる。
That is, when the area to be stored and held is determined by the selection means, the area is stored and held by the holding means, so that there is no power consumption of the sub power source in the useless area and necessary information is stored. It is possible to store and hold the specified area for a long time. Furthermore, the control unit recognizes the area that was stored and held when the main power was turned on and the area that was not held, and performs recovery processing so that the main memory operates normally, so stable operation is possible. Becomes

【0008】[0008]

【実施例】以下、本発明の実施例を詳細に説明する。EXAMPLES Examples of the present invention will be described in detail below.

【0009】実施例1 図1は、本発明の一実施例における記憶保持機構を示す
ブロック図である。本図において、12はシステム全体
の制御を司るCPUであり、記憶保持処理を行うための
マイクロプログラム(ROM11に記憶されている)に
従って、バックアップコントローラ16を制御する。1
5は主記憶装置であり、インターフェース回路18およ
びDMA(直接メモリ参照)コントローラ17を介して
情報が記録され、主電源13が切られている時は副電源
14から供給される電力により、その記憶内容が保持さ
れる。この副電源14は、主電源が入っている時は主電
源13からの電力供給を受けて、充電されている。
Embodiment 1 FIG. 1 is a block diagram showing a storage holding mechanism in an embodiment of the present invention. In the figure, reference numeral 12 is a CPU that controls the entire system, and controls the backup controller 16 in accordance with a microprogram (stored in the ROM 11) for performing a memory holding process. 1
Reference numeral 5 denotes a main memory device, in which information is recorded via the interface circuit 18 and the DMA (direct memory reference) controller 17, and when the main power source 13 is turned off, the storage is performed by the power supplied from the sub power source 14. Content is retained. The sub power supply 14 is charged by receiving power supply from the main power supply 13 when the main power supply is on.

【0010】図2は、図1に示した主記憶装置15のメ
モリアロケーションを表した図である。本図において、
21はメモリブロックの1単位であって、例えば4キロ
バイトサイズ毎にブロック化されている。22は記憶保
持されている各メモリブロック21のデータ格納状態を
表すメモリブロック情報テーブルであり、符号24で表
されるように、各メモリブロックの順に1ブロックにつ
き1ビットが対応している。すなわち、1と0が記憶保
持の有無にそれぞれ対応している。このメモリブロック
情報テーブル22は他のメモリブロックと異なり、主電
源13のオン/オフに拘りなく常に記憶保持がなされ
る。また23はブートアドレスであり、主電源が入った
時はこのアドレスよりブートプログラムが実行される。
メモリブロック情報テーブル22は、このブート領域の
後ろに位置しておく。
FIG. 2 is a diagram showing memory allocation of the main storage device 15 shown in FIG. In this figure,
Reference numeral 21 is one unit of a memory block, which is divided into blocks each having a size of 4 kilobytes, for example. Reference numeral 22 is a memory block information table showing the data storage state of each memory block 21 that is stored and held. As indicated by reference numeral 24, one bit corresponds to one block in the order of each memory block. That is, 1 and 0 correspond to the presence / absence of storage retention. Unlike other memory blocks, this memory block information table 22 is always stored and held regardless of whether the main power supply 13 is on or off. Reference numeral 23 is a boot address, and when the main power is turned on, the boot program is executed from this address.
The memory block information table 22 is located behind this boot area.

【0011】図3は、主記憶装置15に対して記憶保持
する際の処理状態を表した説明図である。図示されるよ
うに、メモリブロック情報テーブル22の記憶保持情報
がバックアップコントローラ16へ転送され、副電源1
4の電力を各メモリブロック21へ供給するか否かをス
イッチ33によって選択する。
FIG. 3 is an explanatory diagram showing a processing state when the data is stored and held in the main storage device 15. As shown in the figure, the storage retention information of the memory block information table 22 is transferred to the backup controller 16 and the sub power supply 1
The switch 33 selects whether or not the power of 4 is supplied to each memory block 21.

【0012】図4は、本実施例全体の動作を表すフロー
チャートである。以下、各処理S41〜S46について
説明する。
FIG. 4 is a flow chart showing the operation of the entire embodiment. Hereinafter, each process S41 to S46 will be described.

【0013】まず、システムの主電源13が入れられる
と、S41において、記憶保持された主記憶装置15
(以下、メモリという)を正常に回復する処理が行わ
れ、S42において、システムの初期化プログラムであ
るIPLが実行される。次のS43においては通信処
理,データ編集処理などのシステムの主たる処理が行わ
れ、操作者がS44でシステムの電源スイッチを切る
と、S45でシステムの終了処理プログラムが実行さ
れ、S46にてメモリの記憶保持処理が行われた後、主
電源供給が断たれる。
First, when the main power supply 13 of the system is turned on, the main storage device 15 stored and held in S41.
A process for recovering (hereinafter, referred to as a memory) to normal is performed, and in S42, the system initialization program IPL is executed. In S43, the main processing of the system such as communication processing and data editing processing is performed. When the operator turns off the power switch of the system in S44, the system termination processing program is executed in S45, and the memory is stored in S46. After the memory holding process is performed, the main power supply is cut off.

【0014】図5は、図4のS46に示されるメモリ保
持処理の流れを表すフローチャートである。このメモリ
保持動作は、次のとおりである。
FIG. 5 is a flow chart showing the flow of the memory holding process shown in S46 of FIG. This memory holding operation is as follows.

【0015】まずS51においてメモリブロック情報テ
ーブル22を初期化し、S52では、現在どのメモリブ
ロックを参照しているかを示すbit ptrへ1をセ
ットする。S53ではbit ptrが示すメモリブロ
ックMem blkの中で全て0であるか否かを判断
し、すべて0であればS55へスキップし、ひとつでも
0でない要素が存在していればbit ptrが示すメ
モリブロック情報テーブルMem tblに1をセット
し、記憶保持の対象とする。
First, in S51, the memory block information table 22 is initialized, and in S52, a bit indicating which memory block is currently referred to. Set 1 to ptr. Bit in S53 Memory block Mem indicated by ptr It is determined whether all 0's in the blk. If all 0's, the process skips to S55, and if any one element is not 0, bit Memory block information table Mem indicated by ptr The tbl is set to 1 and is set as a memory retention target.

【0016】S55ではメモリブロックのポインタbi
ptrを1だけ進める。S56においてはbit
ptrがメモリブロックの最終ポインタend ptr
であるか否かを判定し、最終であれば、すべてのメモリ
ブロックについて処理を完了したものとし、S57にお
いてメモリブロック情報テーブル22の内容を元に図1
のバックアップコントローラ16へメモリブロックの記
憶保持指令を行う。
In S55, the memory block pointer bi
t Advance ptr by one. Bit in S56
ptr is the final pointer end of the memory block ptr
If it is final, it is assumed that the processing has been completed for all the memory blocks, and in S57, based on the contents of the memory block information table 22, as shown in FIG.
The memory controller stores a memory block storage command to the backup controller 16.

【0017】図6は、図5のメモリ保持処理によって保
持されたメモリの内容を正常に回復させるためのメモリ
回復処理を表すフローチャートである。次に、このメモ
リ回復動作について説明する。
FIG. 6 is a flow chart showing a memory recovery process for normally recovering the contents of the memory held by the memory holding process of FIG. Next, this memory recovery operation will be described.

【0018】まず、図6のS61において副電源14の
電力が放電しているか否かをチェックし、S62で放電
されているものと判断された場合には記憶保持のための
電力が存在していないことになるので、記憶内容は不安
定なものとし、S68において全メモリブロックの内容
を0で初期化する。他方、放電していないものと判定さ
れた場合には記憶保持は有効であるので、S63以降の
処理へ進む。S63ではメモリブロック情報のポインタ
bit ptrを1とし、S64においてbit pt
rの示すメモリブロック情報テーブルの値が0であるか
否かを判定し、0であればbit ptrの示すメモリ
ブロックMem blkは記憶保持されていないので、
この領域を0で初期化する。
First, in S61 of FIG. 6, it is checked whether or not the power of the sub-power source 14 is discharged. If it is determined in S62 that the power is discharged, there is power for holding the memory. Since it does not exist, the stored contents are considered to be unstable, and the contents of all memory blocks are initialized to 0 in S68. On the other hand, if it is determined that the battery has not been discharged, the memory retention is valid, and the process proceeds to S63 and subsequent steps. In S63, a pointer bit of the memory block information ptr is set to 1 and bit is set in S64. pt
It is determined whether the value of the memory block information table indicated by r is 0, and if it is 0, bit Memory block Mem indicated by ptr Since blk is not stored in memory,
This area is initialized with 0.

【0019】S67ではbit ptrを1進め、S6
8において最終ポインタend ptrであるか否かを
判定し、最終であれば処理を終了する。
In S67, bit Advance ptr by 1, S6
Final pointer end at 8 It is determined whether or not it is ptr, and if it is final, the process is ended.

【0020】実施例2 上述した実施例1で説明した記憶保持動作に加え、2つ
のブロックを圧縮して1つのブロックへ格納すると、記
憶保持すべきメモリブロックの量を1/2に近づけるこ
とができる。かかる観点から、図7〜図9を参照して、
第2の実施例を以下に説明する。
Second Embodiment In addition to the storage holding operation described in the first embodiment, when two blocks are compressed and stored in one block, the amount of memory blocks to be stored and held may be close to 1/2. it can. From this viewpoint, referring to FIGS. 7 to 9,
The second embodiment will be described below.

【0021】図7は、本実施例のために図2の主記憶装
置15に追加部分を設けたもので、メモリブロック情報
テーブル71に加えて圧縮情報テーブル72を加えた。
この圧縮情報テーブル72は、該当するメモリブロック
の記憶内容が圧縮されているか否かを示すビットマップ
テーブルであり、1と0が圧縮,非圧縮にそれぞれ対応
している。
FIG. 7 shows the main storage device 15 of FIG. 2 provided with an additional portion for this embodiment, and a compression information table 72 is added in addition to the memory block information table 71.
The compression information table 72 is a bitmap table indicating whether or not the storage content of the corresponding memory block is compressed, and 1 and 0 correspond to compression and non-compression, respectively.

【0022】図8は本実施例におけるメモリ保持処理を
表すフローチャートであり、このメモリ保持動作につい
て、先に示した図5と異なる部分に関してのみ以下に説
明する。
FIG. 8 is a flow chart showing the memory holding process in this embodiment, and the memory holding operation will be described below only with respect to the part different from FIG. 5 shown above.

【0023】S82においては、圧縮情報テーブルを初
期化する。S86では、現在のメモリブロック・ポイン
タbit ptrを圧縮メモリブロックポインタcom
ptrへ代入する。そして、S87でbit ptr
を1進め、S88でcom ptrの次のメモリブロック
Mem blk[bit ptr]が全て0であるか否
かを判断し、全て0であればS8eへ進む。また、0で
ない要素が存在すれば、com ptrとbit pt
rの2つのメモリブロックが記憶保持対象となるので、
S89において、この2つのメモリブロックを圧縮して
一時退避エリアWk areaへ格納する。
In step S82, the compression information table is first created.
It becomes a term. At S86, the current memory block point
Tabbit ptr is the compressed memory block pointer com
Substitute in ptr. Then, in S87, bit ptr
To 1 and S88 to com memory block next to ptr
Mem blk [bit whether ptr] is all 0
If it is all 0, the process proceeds to S8e. Also, with 0
If there is no element, com ptr and bit pt
Since the two memory blocks of r are stored and held,
In S89, these two memory blocks are compressed
Temporary evacuation area Wk Store in area.

【0024】S8aにおいてWk areaへ格納され
た圧縮データのサイズと、Mem blkの単位サイズを
比較し、Wk areaが小さければ、S8bおよびS
8cにおいてbit ptr,com ptrの圧縮情
報テーブル1に1をセットし、S8dにおいてWk
reaの内容をcom ptrが示すメモリブロックへ
格納する。
Wk in S8a stored in area
Compressed data size and Mem the unit size of blk
Compare, Wk If area is small, S8b and S
Bit in 8c ptr, com Compressed information of ptr
Set 1 in the report table 1 and Wk in S8d a
com contents of rea To the memory block indicated by ptr
Store.

【0025】図9はメモリ回復処理を表すフローチャー
トであり、このメモリ回復動作について図6と特異な部
分に関して以下に説明する。
FIG. 9 is a flow chart showing the memory recovery process, and this memory recovery operation will be described below with respect to a portion unique to FIG.

【0026】S94においてbit ptrが示すメモ
リブロック情報Mem tblが1であると判定された
場合には、S99において圧縮情報テーブルcom
bl判定し、1であれば圧縮されていることになるの
で、S9aにおいてMem blkの展開処理を行う。
In S94, bit Memory block information Mem indicated by ptr When it is determined that tbl is 1, the compression information table com in S99. t
If bl is judged, and if it is 1, it means that the image is compressed. The expansion processing of blk is performed.

【0027】S94においてMem tblが0である
ならば、S95においてcom tblを判定し、1で
あれば前回のループで展開されたメモリブロックである
ので、S97へスキップし、0ならばbit ptrの
示すメモリブロックを初期化する。
Mem at S94 If tbl is 0, in S95, com If tbl is determined, if it is 1, it is the memory block expanded in the previous loop, so skip to S97, and if it is 0, bit The memory block indicated by ptr is initialized.

【0028】実施例3 記憶保持機構は副電源(例えばNi−Cd電池または大
容量コンデンサ)が電力を供給する限りにおいては有効
であるが、副電源が放電してしまうと記憶は保持されな
い。
Embodiment 3 The memory holding mechanism is effective as long as the auxiliary power supply (for example, Ni-Cd battery or large-capacity capacitor) supplies electric power, but the memory is not held when the auxiliary power supply is discharged.

【0029】ここで、副電源の供給電力が図10で示さ
れるような特性で放電していくならば、保持された記憶
内容は時間と共に不安定なものとなっていく。従って、
全てのメモリブロックが不安定に保持されるよりも、電
力低下が始まった段階で重要度の低いメモリブロックへ
の電力供給を断ち、その分を重要度の高いメモリブロッ
クへ供給し、重要なデータだけでも保持した方が有効で
ある。かかる観点から、第3の実施例について以下に説
明を行う。
Here, if the power supplied from the sub power source is discharged with the characteristics shown in FIG. 10, the stored contents will become unstable with time. Therefore,
Rather than holding all memory blocks instable, the power supply to the less important memory blocks is cut off at the beginning of the power reduction, and that amount is supplied to the more important memory blocks to save important data. It is more effective to hold it alone. From this point of view, the third embodiment will be described below.

【0030】図11は本実施例を表す図である。本実施
例は、メモリブロック群103へ接続されたバックアッ
プコントローラ内部で、副電源102から供給される電
力を優先度別電力供給モジュール101を通じて供給す
ることにより、優先度順に電力の遮断を行っていくもの
である。
FIG. 11 is a diagram showing this embodiment. In this embodiment, in the backup controller connected to the memory block group 103, the power supplied from the sub power supply 102 is supplied through the power supply module 101 for each priority, thereby cutting off the power in order of priority. It is a thing.

【0031】図12は図11に示した優先度別電力供給
モジュール101の回路例を示したものである。本図に
示されるとおり、端子112には副電源より電圧Vcc
加わり、端子114(Vm )から各メモリブロックへの
電力供給が行われるが、抵抗R1の値をメモリブロック
ごとに変えることによって、Vccとして同じ電圧が印加
されたとしてもトランジスタ113のベース電流を制御
することができる。従って、ベース電流がトランジスタ
113の駆動条件を満たすか否かにより、コレクタ電流
の有無が決定され、Vm への供給を制御することができ
る。
FIG. 12 shows a circuit example of the power supply module 101 for each priority shown in FIG. As shown in the figure, the voltage V cc is applied to the terminal 112 from the sub power supply, and power is supplied from the terminal 114 (V m ) to each memory block. However, the value of the resistor R1 should be changed for each memory block. Allows the base current of the transistor 113 to be controlled even if the same voltage as V cc is applied. Therefore, the presence or absence of the collector current is determined by whether or not the base current satisfies the driving condition of the transistor 113, and the supply to V m can be controlled.

【0032】[0032]

【発明の効果】以上説明したように本発明では、記憶手
段上を適当な大きさの領域に分割して記憶保持が必要な
領域のみを選択し、主電源が切れた後に記憶保持する手
段と、電源が入れられた時にその記憶手段を正常に回復
させる手段を備える構成としてあるので、効率的かつ長
時間の記憶保持が可能となる。
As described above, according to the present invention, the storage means is divided into areas of an appropriate size, and only the area that needs to be stored is selected, and the storage is held after the main power is turned off. Since the storage means is provided with a means for recovering the storage means to normal when the power is turned on, the storage can be held efficiently and for a long time.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例における記憶保持機構の構成
を表すブロック図である。
FIG. 1 is a block diagram showing a configuration of a storage holding mechanism according to an embodiment of the present invention.

【図2】本発明の一実施例における主記憶装置上のメモ
リ構成を表すメモリマップ図である。
FIG. 2 is a memory map diagram showing a memory configuration on a main storage device in an embodiment of the present invention.

【図3】主記憶装置が記憶保持される状態を表した図で
ある。
FIG. 3 is a diagram showing a state in which a main storage device is stored and held.

【図4】本発明の一実施例による情報処理装置のシステ
ム動作を表すフローチャートである。
FIG. 4 is a flowchart showing the system operation of the information processing apparatus according to the embodiment of the present invention.

【図5】第1の実施例におけるメモリ保持処理を表すフ
ローチャートである。
FIG. 5 is a flowchart showing a memory holding process in the first embodiment.

【図6】第1の実施例におけるメモリ回復処理を表すフ
ローチャートである。
FIG. 6 is a flowchart showing a memory recovery process in the first embodiment.

【図7】本発明の第2の実施例におけるメモリ構成を表
すメモリマップ図である。
FIG. 7 is a memory map diagram showing a memory configuration according to a second embodiment of the present invention.

【図8】本発明の第2の実施例におけるメモリ保持処理
を表すフローチャートである。
FIG. 8 is a flowchart showing a memory holding process according to the second embodiment of the present invention.

【図9】本発明の第2の実施例におけるメモリ回復処理
を表すフローチャートである。
FIG. 9 is a flow chart showing a memory recovery process in the second embodiment of the present invention.

【図10】本発明の一実施例に含まれる副電源の電圧−
時間特性を表す線図である。
FIG. 10 shows a voltage of a sub power supply included in an embodiment of the present invention-
It is a diagram showing a time characteristic.

【図11】本発明の第3の実施例におけるメモリブロッ
クとバックアップコントローラの関係を表すブロック図
である。
FIG. 11 is a block diagram showing a relationship between a memory block and a backup controller according to a third embodiment of the present invention.

【図12】本発明の第3の実施例における優先度別電力
供給モジュールの一例を表す回路図である。
FIG. 12 is a circuit diagram showing an example of a priority-based power supply module according to a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

11 ROM(マイクロプログラム内蔵) 12 CPU 13 主電源 14 副電源 15 主記憶装置 16 バックアップコントローラ 17 DMAコントローラ 18 インターフェース回路 11 ROM (Built-in Micro Program) 12 CPU 13 Main Power Supply 14 Sub Power Supply 15 Main Storage Device 16 Backup Controller 17 DMA Controller 18 Interface Circuit

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 主電源が切られた後も、副電源により記
録情報を保持することが可能な記憶手段を備えた情報処
理装置において、 前記記憶手段のうち記憶保持をすべき領域を選択する選
択手段と、 前記選択手段により選択された領域の記憶を保持する保
持手段と、 前記保持手段により保持された記憶内容に基づいて、主
電源の投入時に前記記憶手段を回復処理する制御手段と
を具備したことを特徴とする情報処理装置。
1. An information processing apparatus comprising a storage means capable of holding record information by a sub power supply even after the main power supply is turned off, and selects an area of the storage means to be stored and held. Selecting means, holding means for holding the storage of the area selected by the selecting means, and control means for performing recovery processing on the storing means when the main power is turned on based on the stored contents held by the holding means. An information processing device comprising:
JP4099963A 1992-04-20 1992-04-20 Information processor Pending JPH05297973A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4099963A JPH05297973A (en) 1992-04-20 1992-04-20 Information processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4099963A JPH05297973A (en) 1992-04-20 1992-04-20 Information processor

Publications (1)

Publication Number Publication Date
JPH05297973A true JPH05297973A (en) 1993-11-12

Family

ID=14261336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4099963A Pending JPH05297973A (en) 1992-04-20 1992-04-20 Information processor

Country Status (1)

Country Link
JP (1) JPH05297973A (en)

Similar Documents

Publication Publication Date Title
JP4015835B2 (en) Semiconductor memory device
US6735455B2 (en) Portable information terminal and power supply control method therefor
JPH05324489A (en) Storage device
US6044443A (en) Portable computer with memory management system and method for prolonging the lifetime of internal battery
US6851012B2 (en) Information processing system, information processing method and readable-by-computer recording medium
JP2000148310A (en) Selective power source supply system for portable information equipment
JP2001322515A (en) Vehicular dark current reducing method and device
JP2005327210A (en) Electronic device
JPH05297973A (en) Information processor
US5500742A (en) Control unit of flash memory and facsimile machine using such control unit
JPS6353636A (en) Buffer controller
JPH11353064A (en) Portable information terminal equipment
JP3151532B2 (en) Power seat control unit
JP2001282402A (en) Recording medium controller
JP2003241863A (en) Electronic device
JPH10240633A (en) Memory system and memory card
JP6954423B1 (en) Terminal equipment
KR100225985B1 (en) Apparatus and method of saving power of computer
JPH11149419A (en) Method and device for backing up data
US20200174876A1 (en) Electronic apparatus equipped with hdd, control method therefor, and storage medium
JPH0728712A (en) Storage
JP2682000B2 (en) PROM programmer
JPH05233474A (en) Storage contents protection system
JPH08241142A (en) Electronic computer
CN115129248A (en) Self-adaptive flash memory voltage adjusting method and system and storage device