JPH05291529A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05291529A JPH05291529A JP4085424A JP8542492A JPH05291529A JP H05291529 A JPH05291529 A JP H05291529A JP 4085424 A JP4085424 A JP 4085424A JP 8542492 A JP8542492 A JP 8542492A JP H05291529 A JPH05291529 A JP H05291529A
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 素子のひとつであるトランジスタのソース領
域またはドレイン領域が、該トランジスタのゲート電極
１０５上部または隣接するフィールド酸化膜１０２上部
にまで延在し、該上部の位置で外部配線１１４と接続さ
れている。上記ソース領域またはドレイン領域は、基板
中に形成された不純物添加領域１０９，１０９と該不純
物添加領域に接して形成されたシリサイド領域１１１と
からなり、該シリサイド領域１１１によりゲート電極１
０５上部またはフィールド酸化膜１０２上部にまで延在
されている。 【効果】 外部配線とソース、ドレイン領域とのコンタ
クトのアスペクト比が軽減されるとともに、最小加工寸
法はそのままで活性領域寸法を縮小でき、コンタクト寸
法を大きく取れ、デバイスの縮小が容易に行える。ま
た、接触抵抗が低減され、ソース、ドレイン領域の寄生
抵抗が減少されて、デバイスの高速化が可能となる。
域またはドレイン領域が、該トランジスタのゲート電極
１０５上部または隣接するフィールド酸化膜１０２上部
にまで延在し、該上部の位置で外部配線１１４と接続さ
れている。上記ソース領域またはドレイン領域は、基板
中に形成された不純物添加領域１０９，１０９と該不純
物添加領域に接して形成されたシリサイド領域１１１と
からなり、該シリサイド領域１１１によりゲート電極１
０５上部またはフィールド酸化膜１０２上部にまで延在
されている。 【効果】 外部配線とソース、ドレイン領域とのコンタ
クトのアスペクト比が軽減されるとともに、最小加工寸
法はそのままで活性領域寸法を縮小でき、コンタクト寸
法を大きく取れ、デバイスの縮小が容易に行える。ま
た、接触抵抗が低減され、ソース、ドレイン領域の寄生
抵抗が減少されて、デバイスの高速化が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、これを構成するＭＯＳ型電解効果
トランジスタ（ＭＯＳＦＥＴ）のソース、ドレイン領域
と外部配線とのコンタクト構造及びリークの少ないトラ
ンジスタを形成するための製造方法に関する。
造方法に関し、特に、これを構成するＭＯＳ型電解効果
トランジスタ（ＭＯＳＦＥＴ）のソース、ドレイン領域
と外部配線とのコンタクト構造及びリークの少ないトラ
ンジスタを形成するための製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴのソース、ドレイン
領域と外部配線である上部配線とのコンタクトに関する
構造は、図１４〜図１８に示すようなものである。
領域と外部配線である上部配線とのコンタクトに関する
構造は、図１４〜図１８に示すようなものである。
【０００３】図１４は、従来のＤＲＡＭ半導体装置の周
辺回路部のトランジスタ部の平面図である。図１５は、
図１３におけるａ−ａ'部での断面図である。ここで、
５０１はフィールド領域、５０２は活性領域、５０３は
ワード線、５０４はコンタクト領域、５１１はｐ型半導
体基板、５１２はフィールド酸化膜、５１３は活性領
域、５１４はゲート酸化膜、５１５はゲート電極、５１
６は酸化膜、５１７はソース、ドレイン領域、５１８は
層間絶縁膜、５１９はコンタクト孔、５２０は上部配
線、を示す。本装置では、トランジスタのソース、ドレ
イン領域５１７と上部配線５２０とのコンタクトをとる
ため、図１４に示すように一つの活性領域５０２上で、
ワード線５０３を折り曲げ、コンタクト領域５０４を確
保している。
辺回路部のトランジスタ部の平面図である。図１５は、
図１３におけるａ−ａ'部での断面図である。ここで、
５０１はフィールド領域、５０２は活性領域、５０３は
ワード線、５０４はコンタクト領域、５１１はｐ型半導
体基板、５１２はフィールド酸化膜、５１３は活性領
域、５１４はゲート酸化膜、５１５はゲート電極、５１
６は酸化膜、５１７はソース、ドレイン領域、５１８は
層間絶縁膜、５１９はコンタクト孔、５２０は上部配
線、を示す。本装置では、トランジスタのソース、ドレ
イン領域５１７と上部配線５２０とのコンタクトをとる
ため、図１４に示すように一つの活性領域５０２上で、
ワード線５０３を折り曲げ、コンタクト領域５０４を確
保している。
【０００４】図１６は、従来のＤＲＡＭ半導体装置のセ
ンスアンプ部のレチクル上のフィールド領域６０１、活
性領域６０２、ワード線６０３、上部配線とのコンタク
ト領域６０４の位置関係を示した平面図である。本装置
では、センスアンプ部のピッチｆは、コンタクト寸法
ａ、コンタクトーゲートマージンｂ、ゲート幅（ワード
線幅）ｃ、ゲート間隔（ワード間隔）ｄ、フィールド幅
ｅで決まる。
ンスアンプ部のレチクル上のフィールド領域６０１、活
性領域６０２、ワード線６０３、上部配線とのコンタク
ト領域６０４の位置関係を示した平面図である。本装置
では、センスアンプ部のピッチｆは、コンタクト寸法
ａ、コンタクトーゲートマージンｂ、ゲート幅（ワード
線幅）ｃ、ゲート間隔（ワード間隔）ｄ、フィールド幅
ｅで決まる。
【０００５】図１７は、従来のＤＲＡＭ半導体装置のセ
ル部のレチクル上のフィールド領域７０１、活性領域７
０２、ワード線７０３、ビット線コンタクト７０４、ビ
ット線７０５、容量コンタクト７０６、の位置関係を示
す平面図であり、図１８は、実際にシリコン基板上にフ
ォトリソグラフィ工程により転写した時の、フィールド
領域７１１、活性領域７１２、ビット線コンタクト７１
３、容量コンタクト７１４、の位置関係を示す平面図で
ある。容量電極をビット線の上に形成する積層型ＤＲＡ
Ｍセルでは、同図に示すように、容量コンタクト７０６
が、ビット線７０５と重ならないように活性領域７０２
を、ビット線に対して、斜めに折り曲げて配置する方法
がとられている。
ル部のレチクル上のフィールド領域７０１、活性領域７
０２、ワード線７０３、ビット線コンタクト７０４、ビ
ット線７０５、容量コンタクト７０６、の位置関係を示
す平面図であり、図１８は、実際にシリコン基板上にフ
ォトリソグラフィ工程により転写した時の、フィールド
領域７１１、活性領域７１２、ビット線コンタクト７１
３、容量コンタクト７１４、の位置関係を示す平面図で
ある。容量電極をビット線の上に形成する積層型ＤＲＡ
Ｍセルでは、同図に示すように、容量コンタクト７０６
が、ビット線７０５と重ならないように活性領域７０２
を、ビット線に対して、斜めに折り曲げて配置する方法
がとられている。
【０００６】
【発明が解決しようとする課題】従来のＭＯＳＦＥＴ及
びＭＯＳＦＥＴのソース、ドレイン領域と上部配線との
コンタクトに関する構造では、微細化するに際し、以下
のような問題がある。
びＭＯＳＦＥＴのソース、ドレイン領域と上部配線との
コンタクトに関する構造では、微細化するに際し、以下
のような問題がある。
【０００７】図１５に示すように、微細化するにつれコ
ンタクトのアスペクト比が非常に厳しくなり、直接上部
配線とソース、ドレイン領域を接続する場合、上部配線
のステップカバレッジが悪くなり、断線が起こり易くな
るという信頼性上の問題点が有る。また、コンタクトサ
イズが小さくなるに連れ、上部配線とソース、ドレイン
領域との界面制御が非常に厳しくなりコンタクト抵抗を
低く抑えることが困難となる。
ンタクトのアスペクト比が非常に厳しくなり、直接上部
配線とソース、ドレイン領域を接続する場合、上部配線
のステップカバレッジが悪くなり、断線が起こり易くな
るという信頼性上の問題点が有る。また、コンタクトサ
イズが小さくなるに連れ、上部配線とソース、ドレイン
領域との界面制御が非常に厳しくなりコンタクト抵抗を
低く抑えることが困難となる。
【０００８】図１６に示すように、活性領域６０２上に
上部配線とのコンタクト領域６０４を確保する必要が有
るため微細化が困難であり、微細化するにつれコンタク
トーゲートマージンｂが狭くなり、ゲート電極（ワード
線）６０３と上部配線が短絡し易くなる。
上部配線とのコンタクト領域６０４を確保する必要が有
るため微細化が困難であり、微細化するにつれコンタク
トーゲートマージンｂが狭くなり、ゲート電極（ワード
線）６０３と上部配線が短絡し易くなる。
【０００９】容量電極をビット線の上に形成する積層型
ＤＲＡＭセルに於ては、ビット線に対し、活性領域を斜
めに折り曲げて配置する必要がある為、フォトリソグラ
フィイ工程に於ける内部近接効果により、図１７に示す
活性領域７０２及びビット線コンタクト７０４、容量コ
ンタクト７０６は、実パターン上で、図１８の様に変形
する。このため、容量コンタクト部は、活性領域部が非
常に小さくなり、容量コンタクト形成時にフィールド酸
化膜を相当エッチングすることとなり、ソース、ドレイ
ン領域から半導体基板へのリーク電流が増大する。
ＤＲＡＭセルに於ては、ビット線に対し、活性領域を斜
めに折り曲げて配置する必要がある為、フォトリソグラ
フィイ工程に於ける内部近接効果により、図１７に示す
活性領域７０２及びビット線コンタクト７０４、容量コ
ンタクト７０６は、実パターン上で、図１８の様に変形
する。このため、容量コンタクト部は、活性領域部が非
常に小さくなり、容量コンタクト形成時にフィールド酸
化膜を相当エッチングすることとなり、ソース、ドレイ
ン領域から半導体基板へのリーク電流が増大する。
【００１０】また、素子分離領域をフィールド酸化によ
り形成し、この領域にＬＤＤ構造のトランジスタを形成
する場合、ゲート電極側壁サイドウォール酸化膜形成時
にフィールド酸化膜と活性領域の境界部がエッチバック
によりダメージを受け、ソース・ドレイン領域から半導
体基板へのリーク電流が増大する。
り形成し、この領域にＬＤＤ構造のトランジスタを形成
する場合、ゲート電極側壁サイドウォール酸化膜形成時
にフィールド酸化膜と活性領域の境界部がエッチバック
によりダメージを受け、ソース・ドレイン領域から半導
体基板へのリーク電流が増大する。
【００１１】本発明は、上記問題を解決することの出来
るソース領域またはドレイン領域の構造を提供すること
を目的とする。
るソース領域またはドレイン領域の構造を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
一の基板上に複数の素子が形成されてなる半導体装置で
あって、これを構成する素子のひとつであるトランジス
タのソース領域またはドレイン領域が、該トランジスタ
のゲート電極上部または隣接するフィールド酸化膜上部
にまで延在し、該上部の位置で外部配線と接続されてい
ることを特徴とする。
一の基板上に複数の素子が形成されてなる半導体装置で
あって、これを構成する素子のひとつであるトランジス
タのソース領域またはドレイン領域が、該トランジスタ
のゲート電極上部または隣接するフィールド酸化膜上部
にまで延在し、該上部の位置で外部配線と接続されてい
ることを特徴とする。
【００１３】また、本発明の半導体装置は、一の基板上
に複数の素子が形成されてなる半導体装置であって、こ
れを構成する素子の一つであるトランジスタが、一つの
活性領域上に2本以上のゲート電極を備え、これらゲー
ト電極に挟まれた活性領域に位置するソースまたはドレ
イン領域が、該領域を挟む少なくとも一つのゲート電極
上部にまで延在し、該上部を含んだ領域で外部配線と接
続されていることを特徴とする。
に複数の素子が形成されてなる半導体装置であって、こ
れを構成する素子の一つであるトランジスタが、一つの
活性領域上に2本以上のゲート電極を備え、これらゲー
ト電極に挟まれた活性領域に位置するソースまたはドレ
イン領域が、該領域を挟む少なくとも一つのゲート電極
上部にまで延在し、該上部を含んだ領域で外部配線と接
続されていることを特徴とする。
【００１４】上記ソース領域またはドレイン領域は、基
板中に形成された不純物添加領域と該不純物添加領域に
接して形成されたシリサイド領域とからなり、該シリサ
イド領域によりゲート電極上部またはフィールド酸化膜
上部にまで延在された構造とするのが良い。
板中に形成された不純物添加領域と該不純物添加領域に
接して形成されたシリサイド領域とからなり、該シリサ
イド領域によりゲート電極上部またはフィールド酸化膜
上部にまで延在された構造とするのが良い。
【００１５】上記半導体装置を製造するための本発明の
製造方法は、上記トランジスタ部の製造方法が以下のよ
うな製造方法となっていることを特徴とする。
製造方法は、上記トランジスタ部の製造方法が以下のよ
うな製造方法となっていることを特徴とする。
【００１６】すなわち、第１の製造方法として、シリコ
ン基板上にフィールド酸化膜を形成し、ゲート絶縁膜を
形成し、該ゲート絶縁膜上に上部が酸化膜で覆われたゲ
ート電極を形成し、基板と逆導電型の低濃度の不純物を
イオン注入法により注入し、該ゲート電極上部を含んで
化学的気相成長法（ＣＶＤ法 ）により第１の酸化膜を
被着し、基板と逆導電型の高濃度の不純物をイオン注入
法により注入し、フォトレジストを塗布しフォトリソグ
ラフィイ工程によりフィールド酸化膜エッジ部を覆うよ
うに所望のパターンのフォトレジストを形成し、該フォ
トレジストをマスクとして上記第１の酸化膜をエッチバ
ックしてゲート電極側壁にサイドウォール酸化膜を形成
すると共に所定の領域の半導体基板を露出させ、上記フ
ォトレジストを除去した後多結晶シリコン膜を形成し、
該多結晶シリコン膜をフォトエッチング工程によりソー
ス及びドレイン領域に対応した形状にパターンニング
し、該多結晶シリコン上に高融点金属膜を形成し、急速
加熱処理により上記多結晶シリコン膜と該高融点金属膜
を反応させて上記多結晶シリコン膜及びシリコン基板表
面を高融点金属シリサイド膜に変え、未反応の高融点金
属膜をエッチング除去する方法である。
ン基板上にフィールド酸化膜を形成し、ゲート絶縁膜を
形成し、該ゲート絶縁膜上に上部が酸化膜で覆われたゲ
ート電極を形成し、基板と逆導電型の低濃度の不純物を
イオン注入法により注入し、該ゲート電極上部を含んで
化学的気相成長法（ＣＶＤ法 ）により第１の酸化膜を
被着し、基板と逆導電型の高濃度の不純物をイオン注入
法により注入し、フォトレジストを塗布しフォトリソグ
ラフィイ工程によりフィールド酸化膜エッジ部を覆うよ
うに所望のパターンのフォトレジストを形成し、該フォ
トレジストをマスクとして上記第１の酸化膜をエッチバ
ックしてゲート電極側壁にサイドウォール酸化膜を形成
すると共に所定の領域の半導体基板を露出させ、上記フ
ォトレジストを除去した後多結晶シリコン膜を形成し、
該多結晶シリコン膜をフォトエッチング工程によりソー
ス及びドレイン領域に対応した形状にパターンニング
し、該多結晶シリコン上に高融点金属膜を形成し、急速
加熱処理により上記多結晶シリコン膜と該高融点金属膜
を反応させて上記多結晶シリコン膜及びシリコン基板表
面を高融点金属シリサイド膜に変え、未反応の高融点金
属膜をエッチング除去する方法である。
【００１７】また、第２の製造方法として、上記方法に
おいて、逆導電型の高濃度の不純物をイオン注入法によ
り注入した後、さらに該第１の酸化膜上にＣＶＤ法によ
り第２の酸化膜を形成して酸化膜を２層とする方法であ
る。
おいて、逆導電型の高濃度の不純物をイオン注入法によ
り注入した後、さらに該第１の酸化膜上にＣＶＤ法によ
り第２の酸化膜を形成して酸化膜を２層とする方法であ
る。
【００１８】
【作用】本発明の構造の場合、ソース領域またはドレイ
ン領域が段差となるゲート電極またはフィールド酸化膜
の上部に形成されるため、外部配線との接続部に生じる
段差が小さくなる。さらに、基板内のソース領域または
ドレイン領域に直接外部配線が接続されないため、外部
配線の配置が基板内のソース領域またはドレイン領域の
位置によって制限されなくなる。
ン領域が段差となるゲート電極またはフィールド酸化膜
の上部に形成されるため、外部配線との接続部に生じる
段差が小さくなる。さらに、基板内のソース領域または
ドレイン領域に直接外部配線が接続されないため、外部
配線の配置が基板内のソース領域またはドレイン領域の
位置によって制限されなくなる。
【００１９】また、シリサイドを用いることにより、外
部配線に用いられる金属との接触抵抗が小さくなる。ま
た、ソース領域またはドレイン領域の寄生容量が小さく
なる。本発明の第１の製造方法では、第１の酸化膜がイ
オンインプランテーションマスク及びＬＤＤ用サイドウ
ォールとして働く。また、第２の製造方法では、第１の
酸化膜がイオンインプランテーションマスクとして、第
２の酸化膜がＬＤＤ用サイドウォールとして働く。
部配線に用いられる金属との接触抵抗が小さくなる。ま
た、ソース領域またはドレイン領域の寄生容量が小さく
なる。本発明の第１の製造方法では、第１の酸化膜がイ
オンインプランテーションマスク及びＬＤＤ用サイドウ
ォールとして働く。また、第２の製造方法では、第１の
酸化膜がイオンインプランテーションマスクとして、第
２の酸化膜がＬＤＤ用サイドウォールとして働く。
【００２０】
【実施例】以下、本発明の半導体装置をＤＲＡＭの実施
例によりさらに詳細に説明する。
例によりさらに詳細に説明する。
【００２１】図２はＤＲＡＭのフィールド領域１、活性
領域２、ワード線３、シリサイド領域（ソース、ドレイ
ン領域）４、上部配線とソース、ドレイン領域とを接続
するためのコンタクト領域５の位置関係を示した平面図
である。
領域２、ワード線３、シリサイド領域（ソース、ドレイ
ン領域）４、上部配線とソース、ドレイン領域とを接続
するためのコンタクト領域５の位置関係を示した平面図
である。
【００２２】図１は、図２に於ける、ａ−ａ’部の断面
図である。ここで、１０１はｐ型半導体基板、１０２は
フィールド酸化膜、１０３は活性領域、１０４はゲート
酸化膜、１０５はゲート電極、１０６は酸化膜、１０７
はｎ- 領域、１０８は第１のＣＶＤ酸化膜、１０９はｎ
+ 領域、１１０は第２のＣＶＤ酸化膜、１１１はシリサ
イド領域、１１２は層間絶縁膜、１１３はコンタクト
孔、１１４は外部配線である上部配線、を示す。本実施
例ではソース、ドレイン領域がｎ- 領域１０７,ｎ+ 領
域１０９及びシリサイド領域１１１とから構成され、ゲ
ート電極（ワード線）１０５上部まで延在している。
図である。ここで、１０１はｐ型半導体基板、１０２は
フィールド酸化膜、１０３は活性領域、１０４はゲート
酸化膜、１０５はゲート電極、１０６は酸化膜、１０７
はｎ- 領域、１０８は第１のＣＶＤ酸化膜、１０９はｎ
+ 領域、１１０は第２のＣＶＤ酸化膜、１１１はシリサ
イド領域、１１２は層間絶縁膜、１１３はコンタクト
孔、１１４は外部配線である上部配線、を示す。本実施
例ではソース、ドレイン領域がｎ- 領域１０７,ｎ+ 領
域１０９及びシリサイド領域１１１とから構成され、ゲ
ート電極（ワード線）１０５上部まで延在している。
【００２３】このような構造となっているため、上部配
線１１４とソース、ドレイン領域を接続するコンタクト
孔１１３のアスペクト比は、図１５に示した従来のもの
と比較し非常に小さくなり、上部配線のステップカバレ
ッジが良好となる。そしてコンタクト部に於ける上部配
線の断線に対する信頼性が向上し、更に、ワード線上部
で上部配線とソース、ドレイン領域のコンタクトが取れ
るため、ワード線と、上部配線がショートする可能性が
非常に少なくなり、歩留りが向上する。また、コンタク
ト寸法を大きく取れ、かつ、デバイスの縮小が容易に行
える。
線１１４とソース、ドレイン領域を接続するコンタクト
孔１１３のアスペクト比は、図１５に示した従来のもの
と比較し非常に小さくなり、上部配線のステップカバレ
ッジが良好となる。そしてコンタクト部に於ける上部配
線の断線に対する信頼性が向上し、更に、ワード線上部
で上部配線とソース、ドレイン領域のコンタクトが取れ
るため、ワード線と、上部配線がショートする可能性が
非常に少なくなり、歩留りが向上する。また、コンタク
ト寸法を大きく取れ、かつ、デバイスの縮小が容易に行
える。
【００２４】また、上部配線は一般的に金属（アルミ合
金等）で形成され、金属−シリサイド接合抵抗が金属−
シリコン接合抵抗に比べ低いことから、低接合抵抗のコ
ンタクトが形成される。さらに、ソース、ドレイン領域
の一部がシリサイドであるためソース、ドレイン領域の
寄生抵抗が減少し、トランジスタの高速化が図られる。
これにより、ＤＲＡＭの高速化が図られる。
金等）で形成され、金属−シリサイド接合抵抗が金属−
シリコン接合抵抗に比べ低いことから、低接合抵抗のコ
ンタクトが形成される。さらに、ソース、ドレイン領域
の一部がシリサイドであるためソース、ドレイン領域の
寄生抵抗が減少し、トランジスタの高速化が図られる。
これにより、ＤＲＡＭの高速化が図られる。
【００２５】図３〜１０は、上記実施例のトランジスタ
部の製造工程を示す断面図である。
部の製造工程を示す断面図である。
【００２６】まず図３に示すように、周知の方法で、半
導体基板２０１上に、フィールド酸化膜２０２、活性領
域２０３、ゲート酸化膜２０４、上部が酸化膜２０６で
覆われたゲート電極２０５を形成し、次いで基板と逆導
電型の不純物をイオン注入法により低濃度に注入する。
本実施例では、ｐ型シリコン基板上に１３乗オーダー／
ｃｍ2 のリンイオンを注入しｎ- 領域２０７を形成し
た。
導体基板２０１上に、フィールド酸化膜２０２、活性領
域２０３、ゲート酸化膜２０４、上部が酸化膜２０６で
覆われたゲート電極２０５を形成し、次いで基板と逆導
電型の不純物をイオン注入法により低濃度に注入する。
本実施例では、ｐ型シリコン基板上に１３乗オーダー／
ｃｍ2 のリンイオンを注入しｎ- 領域２０７を形成し
た。
【００２７】次ぎに、図４に示すように、約７００Åの
第１のＣＶＤ酸化膜２０８を堆積し半導体基板と逆導電
型の不純物をイオン注入法により高濃度に注入する。本
実施例では１５乗オーダー／ｃｍ2 の砒素イオンを注入
しｎ+ 領域２０９を形成した。
第１のＣＶＤ酸化膜２０８を堆積し半導体基板と逆導電
型の不純物をイオン注入法により高濃度に注入する。本
実施例では１５乗オーダー／ｃｍ2 の砒素イオンを注入
しｎ+ 領域２０９を形成した。
【００２８】次ぎに、図５に示すように、約５００Åの
第２のＣＶＤ酸化膜２１０を堆積し、フォトリソグラフ
ィ工程によりフォトレジスト２１１を所望のパターンに
パターンニングする。
第２のＣＶＤ酸化膜２１０を堆積し、フォトリソグラフ
ィ工程によりフォトレジスト２１１を所望のパターンに
パターンニングする。
【００２９】次ぎに、図６に示すように、上記フォトレ
ジスト２１１をマスクとして、上記第１のＣＶＤ酸化膜
２０８及び第２のＣＶＤ酸化膜２１０を半導体基板２０
１が露出するまでエッチバックする。この工程では、フ
ィールド酸化膜２０２と活性領域２０３との境界部は、
上記フォトレジストでマスクされてエッチバックされな
い為、ダメージを受けず、ソースドレイン領域から半導
体基板へ流れるリーク電流が低減される。 また、フィ
ールド領域と活性領域の境界部と、ゲート電極が重なる
領域に於てもエッチバックされないため、フィールド領
域と活性領域の境界部と、ゲート電極が重なる領域で
は、ゲート電極の側壁酸化膜から受ける応力が減少し、
ソース、ドレイン領域から半導体基板へのリーク電流が
低減される。さらに、フィールド領域境界部には、後述
するＴｉ金属が拡散されないため、フィールド領域形成
時に発生する結晶欠陥にＴｉ金属がトラップされず、リ
ーク電流が低減される。これらにより、デバイスの低消
費電力化が行える。
ジスト２１１をマスクとして、上記第１のＣＶＤ酸化膜
２０８及び第２のＣＶＤ酸化膜２１０を半導体基板２０
１が露出するまでエッチバックする。この工程では、フ
ィールド酸化膜２０２と活性領域２０３との境界部は、
上記フォトレジストでマスクされてエッチバックされな
い為、ダメージを受けず、ソースドレイン領域から半導
体基板へ流れるリーク電流が低減される。 また、フィ
ールド領域と活性領域の境界部と、ゲート電極が重なる
領域に於てもエッチバックされないため、フィールド領
域と活性領域の境界部と、ゲート電極が重なる領域で
は、ゲート電極の側壁酸化膜から受ける応力が減少し、
ソース、ドレイン領域から半導体基板へのリーク電流が
低減される。さらに、フィールド領域境界部には、後述
するＴｉ金属が拡散されないため、フィールド領域形成
時に発生する結晶欠陥にＴｉ金属がトラップされず、リ
ーク電流が低減される。これらにより、デバイスの低消
費電力化が行える。
【００３０】次ぎに図７に示すように、フォトレジスト
２１１を除去した後、約３００Åの多結晶シリコン膜２
１２を堆積し、フォトエッチング工程により所望のパタ
ーンにパターンニングする。
２１１を除去した後、約３００Åの多結晶シリコン膜２
１２を堆積し、フォトエッチング工程により所望のパタ
ーンにパターンニングする。
【００３１】次ぎに図８に示すように、約５００Åの膜
厚の高融点金属（本実施例では、チタン金属）２１３を
堆積し、図９に示すように急速加熱処理により上記多結
晶シリコン膜及び半導体基板（活性領域）表面をシリサ
イド膜に変化させた後、未反応の高融点金属を硫酸と過
水の混合溶液でエッチング除去し、フィールド酸化膜２
０２及びゲート電極２０５上部まで延在するシリサイド
領域２１４を形成する。
厚の高融点金属（本実施例では、チタン金属）２１３を
堆積し、図９に示すように急速加熱処理により上記多結
晶シリコン膜及び半導体基板（活性領域）表面をシリサ
イド膜に変化させた後、未反応の高融点金属を硫酸と過
水の混合溶液でエッチング除去し、フィールド酸化膜２
０２及びゲート電極２０５上部まで延在するシリサイド
領域２１４を形成する。
【００３２】最後に層間絶縁膜２１５、ゲート電極２０
５上部に設けられたコンタクト孔２１６、上部配線２１
７を周知の方法で形成し実施例のＤＲＡＭを得る。
５上部に設けられたコンタクト孔２１６、上部配線２１
７を周知の方法で形成し実施例のＤＲＡＭを得る。
【００３３】図１１はＤＲＡＭのセンスアンプ部のフィ
ールド領域３０１、活性領域３０２、ワード線（ゲート
電極）３０３、シリサイド領域（ソース、ドレイン領域
の一部）３０４、コンタクト領域３０５の配置図であ
る。本発明を用いるとこのような配置が可能となり、図
１６に示したように活性領域上にコンタクト領域を確保
する必要がなくなって、センスアンプのピッチｆ’は、
ゲートーフィールドマージンｇ’、ゲート電極幅（ワー
ド線幅）ｃ’、ゲート間隔（ワード線間隔）ｄ’によ
り、決まる。
ールド領域３０１、活性領域３０２、ワード線（ゲート
電極）３０３、シリサイド領域（ソース、ドレイン領域
の一部）３０４、コンタクト領域３０５の配置図であ
る。本発明を用いるとこのような配置が可能となり、図
１６に示したように活性領域上にコンタクト領域を確保
する必要がなくなって、センスアンプのピッチｆ’は、
ゲートーフィールドマージンｇ’、ゲート電極幅（ワー
ド線幅）ｃ’、ゲート間隔（ワード線間隔）ｄ’によ
り、決まる。
【００３４】これにより、図１６に示す従来例に比べセ
ンスアンプのピッチは縮小され、ＤＲＡＭの高密度化が
可能となる。またコンタクト寸法ａ’は、従来例のコン
タクト寸法のようにセンスアンプのピッチによる制限を
受け無くなり、コンタクト寸法を大きくでき、コンタク
ト抵抗の低減が可能となる。
ンスアンプのピッチは縮小され、ＤＲＡＭの高密度化が
可能となる。またコンタクト寸法ａ’は、従来例のコン
タクト寸法のようにセンスアンプのピッチによる制限を
受け無くなり、コンタクト寸法を大きくでき、コンタク
ト抵抗の低減が可能となる。
【００３５】図１２は、ＤＲＡＭのセル部における、フ
ィールド領域４０１、活性領域４０２、ワード線（ゲー
ト電極）４０３、シリサイド領域（ソース、ドレイン領
域の一部）４０４、ビット線コンタクト４０５、ビット
線４０６、容量コンタクト４０７、のレチクル上の位置
関係を示した平面図であり、図１３は、実際にシリコン
基板上にフォトリソグラフィイ工程により、パターンを
転写した時の、フィールド領域４１１、活性領域４１
２、シリサイド領域（ソース、ドレイン領域の一部）４
１３、ビット線コンタクト４１４、容量コンタクト４１
５の位置関係を示した平面図である。
ィールド領域４０１、活性領域４０２、ワード線（ゲー
ト電極）４０３、シリサイド領域（ソース、ドレイン領
域の一部）４０４、ビット線コンタクト４０５、ビット
線４０６、容量コンタクト４０７、のレチクル上の位置
関係を示した平面図であり、図１３は、実際にシリコン
基板上にフォトリソグラフィイ工程により、パターンを
転写した時の、フィールド領域４１１、活性領域４１
２、シリサイド領域（ソース、ドレイン領域の一部）４
１３、ビット線コンタクト４１４、容量コンタクト４１
５の位置関係を示した平面図である。
【００３６】これは請求項２に記載の本発明の構造を用
いた構造であり、容量電極がビット線の上に存在する構
造のＤＲＡＭセルにおいて、ソース、ドレイン領域（ビ
ット線コンタクト側）４０４をワード線の延長方向に引
き出し、ビット線を容量電極と重ならない位置で接続で
きるような構成となっている。そして、図では簡略化の
ためビット線コンタクト４０５はワード線４０３と重な
っていないように描かれているが、実際はコンタクト部
でソース・ドレイン領域が両側のワード線４０３上部に
まで延在する請求項２の構成となっており、ワード線上
部を含んでビット線コンタクト４０５が形成されてい
る。従って、コンタクトは、ワード線上とこれより少し
低くなったワード線間の領域とで形成されている。この
ような構成とすることで、従来例の様に活性領域４０２
をビット線４０６に対し斜めに折り曲げて配置する必要
が無くなり、単純な長方形で形成できるようになる。そ
して、これにより、フォトリソグラフィ工程における内
部近接効果の影響を最低限に抑えることが可能となり、
容量コンタクト形成時にフィールド酸化膜に対するダメ
ージが低減された。また、設計寸法に近い実寸法を得る
ことができた。
いた構造であり、容量電極がビット線の上に存在する構
造のＤＲＡＭセルにおいて、ソース、ドレイン領域（ビ
ット線コンタクト側）４０４をワード線の延長方向に引
き出し、ビット線を容量電極と重ならない位置で接続で
きるような構成となっている。そして、図では簡略化の
ためビット線コンタクト４０５はワード線４０３と重な
っていないように描かれているが、実際はコンタクト部
でソース・ドレイン領域が両側のワード線４０３上部に
まで延在する請求項２の構成となっており、ワード線上
部を含んでビット線コンタクト４０５が形成されてい
る。従って、コンタクトは、ワード線上とこれより少し
低くなったワード線間の領域とで形成されている。この
ような構成とすることで、従来例の様に活性領域４０２
をビット線４０６に対し斜めに折り曲げて配置する必要
が無くなり、単純な長方形で形成できるようになる。そ
して、これにより、フォトリソグラフィ工程における内
部近接効果の影響を最低限に抑えることが可能となり、
容量コンタクト形成時にフィールド酸化膜に対するダメ
ージが低減された。また、設計寸法に近い実寸法を得る
ことができた。
【００３７】
【発明の効果】本発明の半導体装置によれば、外部配線
とソース、ドレイン領域とのコンタクトのアスペクト比
が軽減される。また、活性領域内にコンタクト領域を確
保する必要がなくなり、最小加工寸法はそのままで、活
性領域寸法を縮小できる。更に、ワード線と上部配線の
コンタクト部における短絡の可能性が激減し、かつ、上
記コンタクトの大口径化により、上部配線と、ソース、
ドレイン領域とのコンタクト接触不良が激減し、デバイ
スの歩留りが向上する。
とソース、ドレイン領域とのコンタクトのアスペクト比
が軽減される。また、活性領域内にコンタクト領域を確
保する必要がなくなり、最小加工寸法はそのままで、活
性領域寸法を縮小できる。更に、ワード線と上部配線の
コンタクト部における短絡の可能性が激減し、かつ、上
記コンタクトの大口径化により、上部配線と、ソース、
ドレイン領域とのコンタクト接触不良が激減し、デバイ
スの歩留りが向上する。
【００３８】また、ビット線を形成する場合にも、ビッ
ト線との接続位置を最適化できるため、フォトリソグラ
フィー時の内部近接効果を抑えることができ、設計寸法
に近い実寸法を得ることが出来る。
ト線との接続位置を最適化できるため、フォトリソグラ
フィー時の内部近接効果を抑えることができ、設計寸法
に近い実寸法を得ることが出来る。
【００３９】さらに、シリサイドを用いることにより、
外部配線とソース、ドレイン領域とのコンタクト接触抵
抗及び、ソース、ドレイン領域の寄生抵抗が低減され、
半導体装置の高速化が可能となる。
外部配線とソース、ドレイン領域とのコンタクト接触抵
抗及び、ソース、ドレイン領域の寄生抵抗が低減され、
半導体装置の高速化が可能となる。
【００４０】本発明の半導体装置の製造方法によれば、
ＬＤＤトランジスタのサイドウォール酸化膜形成時にフ
ィールドエッジ部がエッチングされず、リーク電流が低
減される。
ＬＤＤトランジスタのサイドウォール酸化膜形成時にフ
ィールドエッジ部がエッチングされず、リーク電流が低
減される。
【図１】本発明の実施例であるＤＲＡＭのトランジスタ
部を説明する断面図である。
部を説明する断面図である。
【図２】本発明の実施例であるＤＲＡＭのトランジスタ
部を説明する平面図である。
部を説明する平面図である。
【図３】実施例のトランジスタ部の第１の製造工程を説
明する断面図である。
明する断面図である。
【図４】実施例のトランジスタ部の第２の製造工程を説
明する断面図である。
明する断面図である。
【図５】実施例のトランジスタ部の第３の製造工程を説
明する断面図である。
明する断面図である。
【図６】実施例のトランジスタ部の第４の製造工程を説
明する断面図である。
明する断面図である。
【図７】実施例のトランジスタ部の第５の製造工程を説
明する断面図である。
明する断面図である。
【図８】実施例のトランジスタ部の第６の製造工程を説
明する断面図である。
明する断面図である。
【図９】実施例のトランジスタ部の第７の製造工程を説
明する断面図である。
明する断面図である。
【図１０】実施例のトランジスタ部の第８の製造工程を
説明する断面図である。
説明する断面図である。
【図１１】実施例であるＤＲＡＭのセンスアンプ部の配
置を説明する配置図である。
置を説明する配置図である。
【図１２】実施例であるＤＲＡＭのセル部のレチクル上
の位置関係を説明する平面図である。
の位置関係を説明する平面図である。
【図１３】実施例であるＤＲＡＭのセル部のレチクル上
のフォトリソグラフィー後の位置関係を説明する平面図
である。
のフォトリソグラフィー後の位置関係を説明する平面図
である。
【図１４】従来のＤＲＡＭにおける周辺回路部のトラン
ジスタ部を説明する平面図である。
ジスタ部を説明する平面図である。
【図１５】従来のＤＲＡＭにおける周辺回路部のトラン
ジスタ部を説明する断面図である。
ジスタ部を説明する断面図である。
【図１６】従来のＤＲＡＭにおけるセンスアンプ部のレ
チクル上の位置関係を説明する平面図である。
チクル上の位置関係を説明する平面図である。
【図１７】従来のＤＲＡＭにおけるセル部のレチクル上
の位置関係を説明する平面図である。
の位置関係を説明する平面図である。
【図１８】従来のＤＲＡＭにおけるセル部のレチクル上
のフォトリソグラフィー後の位置関係を説明する平面図
である。
のフォトリソグラフィー後の位置関係を説明する平面図
である。
１、３０１、４０１、４１１、５０１、６０１、７０１
フィールド領域 ２、３０２、４０２、４１２、５０２、６０２、７０２
活性領域 ３、３０３、４０３、５０３、６０３、７０３
ワード線 ４、３０４、４０４、４１３，１１１，２１４
シリサイド領域 ５、３０５、５０４、６０４
コンタクト領域 ４０５、４１４、７０４
ビット線コンタクト ４０６、７０５
ビット線 ４０７、４１５、７０６
容量コンタクト １０１、２０１、５１１
ｐ型半導体基板 １０２、２０２、５１２
フィールド酸化膜 １０３、２０３、５１３
活性領域 １０４、２０４、５１４
ゲート酸化膜 １０５、２０５、５１５
ゲート電極 １０６、２０６、５１６
酸化膜 １０７、２０７
ｎ-領域 １０８、２０８
第１のCVD酸化膜 １０９、２０９
ｎ+領域 １１０、２１０
第２のCVD酸化膜 ２１１
フォトレジスト ２１２
多結晶シリコン膜 ２１３
チタン金属膜 ５１７
ソース、ドレイン領域 １１２、２１５、５１８
層間絶縁膜 １１３、２１６、５１９
コンタクト孔 １１４、２１７、５２０
上部配線
フィールド領域 ２、３０２、４０２、４１２、５０２、６０２、７０２
活性領域 ３、３０３、４０３、５０３、６０３、７０３
ワード線 ４、３０４、４０４、４１３，１１１，２１４
シリサイド領域 ５、３０５、５０４、６０４
コンタクト領域 ４０５、４１４、７０４
ビット線コンタクト ４０６、７０５
ビット線 ４０７、４１５、７０６
容量コンタクト １０１、２０１、５１１
ｐ型半導体基板 １０２、２０２、５１２
フィールド酸化膜 １０３、２０３、５１３
活性領域 １０４、２０４、５１４
ゲート酸化膜 １０５、２０５、５１５
ゲート電極 １０６、２０６、５１６
酸化膜 １０７、２０７
ｎ-領域 １０８、２０８
第１のCVD酸化膜 １０９、２０９
ｎ+領域 １１０、２１０
第２のCVD酸化膜 ２１１
フォトレジスト ２１２
多結晶シリコン膜 ２１３
チタン金属膜 ５１７
ソース、ドレイン領域 １１２、２１５、５１８
層間絶縁膜 １１３、２１６、５１９
コンタクト孔 １１４、２１７、５２０
上部配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (5)
- 【請求項１】 一の基板上に複数の素子が形成されてな
る半導体装置を構成するトランジスタのソース領域また
はドレイン領域が、該トランジスタのゲート電極上部ま
たは隣接するフィールド酸化膜上部にまで延在し、該上
部の位置で外部配線と接続されていることを特徴とする
半導体装置。 - 【請求項２】 一の基板上に複数の素子が形成されてな
る半導体装置を構成するトランジスタが、一つの活性領
域上に２本以上のゲート電極を備え、これらゲート電極
に挟まれた活性領域に位置するソースまたはドレイン領
域が、該領域を挟む少なくとも一つのゲート電極上部に
まで延在し、該上部を含んだ領域で外部配線と接続され
ていることを特徴とする半導体装置。 - 【請求項３】 ソース領域またはドレイン領域が、基板
中に形成された不純物添加領域と該不純物添加領域に接
して形成されたシリサイド領域とからなり、該シリサイ
ド領域によりゲート電極上部またはフィールド酸化膜上
部にまで延在されていることを特徴とする請求項１また
は請求項２の半導体装置。 - 【請求項４】 一の基板上に複数の素子が形成されてな
る半導体装置を構成するトランジスタのソース、ドレイ
ン領域が、シリコン基板上にフィールド酸化膜を形成す
る工程と、ゲート絶縁膜を形成する工程と、その上に上
部が酸化膜で覆われたゲート電極を形成する工程と、基
板と逆導電型の低濃度の不純物をイオン注入法により注
入する工程と、該ゲート電極上部に化学的気相成長法に
より第１の酸化膜を被着する工程と、基板と逆導電型の
高濃度の不純物をイオン注入法により注入する工程と、
フォトレジストを塗布しフォトリソグラフィイ工程によ
りフィールド酸化膜エッジ部を覆うように所望のパター
ンに該フォトレジストをパターンニングする工程と、該
フォトレジストをマスクとして上記第１の酸化膜をエッ
チバックし、ゲート電極側壁にサイドウォール酸化膜を
形成すると供に所定の領域の半導体基板を露出させる工
程と、上記フォトレジストを除去した後多結晶シリコン
膜を被着する工程と、該多結晶シリコン膜をフォトエッ
チング工程によりパターンニングする工程と、その上に
高融点金属膜を被着する工程と、急速加熱処理により上
記多結晶シリコン膜と該高融点金属膜を反応させ上記多
結晶シリコン膜及びシリコン基盤表面を高融点金属シリ
サイド膜に変える工程と、未反応の高融点金属膜をエッ
チング除去する工程を含んでなる製造工程により形成さ
れることを特徴とする請求項１の半導体装置の製造方
法。 - 【請求項５】 一の基板上に複数の素子が形成されてな
る半導体装置を構成するトランジスタのソース、ドレイ
ン領域が、シリコン基板上にフィールド酸化膜を形成す
る工程と、ゲート絶縁膜を形成する工程と、その上に上
部が酸化膜で覆われたゲート電極を形成する工程と、基
板と逆導電型の低濃度の不純物をイオン注入法により注
入する工程と、該ゲート電極上部に化学的気相成長法に
より第１の酸化膜を被着する工程と、基板と逆導電型の
高濃度の不純物をイオン注入法により注入する工程と、
該第１の酸化膜上にＣＶＤ法により第２の酸化膜を被着
する工程と、その上にフォトレジストを塗布しフォトリ
ソグラフィイ工程によりフィールド酸化膜エッジ部を覆
うように所望のパターンに該フォトレジストをパターン
ニングする工程と、該フォトレジストをマスクとして上
記第１及び第２の酸化膜をエッチバックし、ゲート電極
側壁にサイドウォール酸化膜を形成すると供に所定の領
域の半導体基板を露出させる工程と、上記フォトレジス
トを除去した後多結晶シリコン膜を被着する工程と、該
多結晶シリコン膜をフォトエッチング工程によりパター
ンニングする工程と、その上に高融点金属膜を被着する
工程と、急速加熱処理により上記多結晶シリコン膜と該
高融点金属膜を反応させ上記多結晶シリコン膜及びシリ
コン基盤表面を高融点金属シリサイド膜に変える工程
と、未反応の高融点金属膜をエッチング除去する工程を
含んでなる製造工程により形成されることを特徴とする
請求項１の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085424A JP2972020B2 (ja) | 1992-04-07 | 1992-04-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4085424A JP2972020B2 (ja) | 1992-04-07 | 1992-04-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291529A true JPH05291529A (ja) | 1993-11-05 |
| JP2972020B2 JP2972020B2 (ja) | 1999-11-08 |
Family
ID=13858447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4085424A Expired - Lifetime JP2972020B2 (ja) | 1992-04-07 | 1992-04-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972020B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276877A (ja) * | 2004-03-23 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
-
1992
- 1992-04-07 JP JP4085424A patent/JP2972020B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276877A (ja) * | 2004-03-23 | 2005-10-06 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972020B2 (ja) | 1999-11-08 |
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