JPH0527853A - 高圧電源制御装置 - Google Patents
高圧電源制御装置Info
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- JPH0527853A JPH0527853A JP3156621A JP15662191A JPH0527853A JP H0527853 A JPH0527853 A JP H0527853A JP 3156621 A JP3156621 A JP 3156621A JP 15662191 A JP15662191 A JP 15662191A JP H0527853 A JPH0527853 A JP H0527853A
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- 238000001514 detection method Methods 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/33507—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters
- H02M3/33515—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of the output voltage or current, e.g. flyback converters with digital control
Abstract
(57)【要約】
【目的】入力側のＡ／Ｄ変換器の精度を出力側の精度近
くまで上げても出力が不安定となることはない。 【構成】Ａ／Ｄ変換器からのデジタル値を反転回路５１
を介して第１の加算器５２に供給する。第１の加算器に
はまた基準値が入力される。第１の加算器からはデジタ
ル値と基準値との差が８ビットデータとしてシフトレジ
スタ５３に供給される。シフトレジスタ５３は差のデー
タを１右シフトにより１／２にし、アンドゲート５８及
びオアゲート５９を介して第２の加算器５４に供給す
る。第２の加算器にはまたフィードバック値が入力さ
れ、第２の加算器はフィードバック値とアンドゲート及
びオアゲートからのデータを加算し、その加算値をセレ
クタ５７を介して出力しスイッチングデューティを決定
するデータとしている。
くまで上げても出力が不安定となることはない。 【構成】Ａ／Ｄ変換器からのデジタル値を反転回路５１
を介して第１の加算器５２に供給する。第１の加算器に
はまた基準値が入力される。第１の加算器からはデジタ
ル値と基準値との差が８ビットデータとしてシフトレジ
スタ５３に供給される。シフトレジスタ５３は差のデー
タを１右シフトにより１／２にし、アンドゲート５８及
びオアゲート５９を介して第２の加算器５４に供給す
る。第２の加算器にはまたフィードバック値が入力さ
れ、第２の加算器はフィードバック値とアンドゲート及
びオアゲートからのデータを加算し、その加算値をセレ
クタ５７を介して出力しスイッチングデューティを決定
するデータとしている。
Description
【０００１】
【産業上の利用分野】本発明は、例えば複写機やレーザ
プリンタ等において感光体を有する電子写真機構部に使
用される高圧電源制御装置に関する。
プリンタ等において感光体を有する電子写真機構部に使
用される高圧電源制御装置に関する。
【０００２】
【従来の技術】複写機やレーザプリンタ等に使用される
電子写真機構部は、例えば感光体ドラムを備え、この感
光体ドラムの感光体を帯電部で帯電させた後露光部で露
光して感光体上に靜電潜像を形成し、その靜電潜像に対
して現像部にてトナーを付着させ、そのトナー像を転写
部にて転写用紙に転写させるようになっている。
電子写真機構部は、例えば感光体ドラムを備え、この感
光体ドラムの感光体を帯電部で帯電させた後露光部で露
光して感光体上に靜電潜像を形成し、その靜電潜像に対
して現像部にてトナーを付着させ、そのトナー像を転写
部にて転写用紙に転写させるようになっている。
【０００３】このような電子写真機構部においては、帯
電部における帯電チャージャや現像部における現像スリ
ーブや転写部における転写チャージャにそれぞれ高電圧
を印加させるため高圧電源制御装置が設けられている。
電部における帯電チャージャや現像部における現像スリ
ーブや転写部における転写チャージャにそれぞれ高電圧
を印加させるため高圧電源制御装置が設けられている。
【０００４】従来、このような高圧電源制御装置として
は、図３に示すものが知られている。これはスイッチン
グトランジスタ１のスイッチング動作により帯電用高圧
トランス２に高電圧を発生させその高電圧を帯電チャー
ジャ３に印加させ、またスイッチングトランジスタ４の
スイッチング動作により転写用高圧トランス５に高電圧
を発生させその高電圧を転写チャージャ６に印加させ、
さらにスイッチングトランジスタ７のスイッチング動作
によりバイアス用高圧トランス８に高電圧を発生させそ
の高電圧を現像スリーブ９に印加させるようにしてい
る。
は、図３に示すものが知られている。これはスイッチン
グトランジスタ１のスイッチング動作により帯電用高圧
トランス２に高電圧を発生させその高電圧を帯電チャー
ジャ３に印加させ、またスイッチングトランジスタ４の
スイッチング動作により転写用高圧トランス５に高電圧
を発生させその高電圧を転写チャージャ６に印加させ、
さらにスイッチングトランジスタ７のスイッチング動作
によりバイアス用高圧トランス８に高電圧を発生させそ
の高電圧を現像スリーブ９に印加させるようにしてい
る。
【０００５】前記各スイッチングトランジスタ１，４，
７はそれぞれ帯電用ＰＷＭ（パルス幅変調）制御部１
０、転写用ＰＷＭ制御部１１、バイアス用ＰＷＭ制御部
１２からのパルス信号によってスイッチング制御される
ようになっている。
７はそれぞれ帯電用ＰＷＭ（パルス幅変調）制御部１
０、転写用ＰＷＭ制御部１１、バイアス用ＰＷＭ制御部
１２からのパルス信号によってスイッチング制御される
ようになっている。
【０００６】また前記各高圧トランス２，５，８に発生
する高電圧変化をそれぞれモニタ電圧検出回路１３，１
４，１５でモニタし、そのモニタ出力をそれぞれ帯電用
Ａ／Ｄ（アナログ／デジタル）変換器１６、転写用Ａ／
Ｄ変換器１７、バイアス用Ａ／Ｄ変換器１８でＡ／Ｄ変
換した後前記帯電用ＰＷＭ制御部１０、転写用ＰＷＭ制
御部１１、バイアス用ＰＷＭ制御部１２に供給するよう
になっている。
する高電圧変化をそれぞれモニタ電圧検出回路１３，１
４，１５でモニタし、そのモニタ出力をそれぞれ帯電用
Ａ／Ｄ（アナログ／デジタル）変換器１６、転写用Ａ／
Ｄ変換器１７、バイアス用Ａ／Ｄ変換器１８でＡ／Ｄ変
換した後前記帯電用ＰＷＭ制御部１０、転写用ＰＷＭ制
御部１１、バイアス用ＰＷＭ制御部１２に供給するよう
になっている。
【０００７】前記帯電用ＰＷＭ制御部１０、転写用ＰＷ
Ｍ制御部１１、バイアス用ＰＷＭ制御部１２にはまたマ
イクロプロセッサ１９から帯電ＯＮ信号と帯電基準値、
転写ＯＮ信号と転写基準値、バイアスＯＮ信号とバイア
ス基準値がそれぞれ入力されるようになっている。
Ｍ制御部１１、バイアス用ＰＷＭ制御部１２にはまたマ
イクロプロセッサ１９から帯電ＯＮ信号と帯電基準値、
転写ＯＮ信号と転写基準値、バイアスＯＮ信号とバイア
ス基準値がそれぞれ入力されるようになっている。
【０００８】前記各ＰＷＭ制御部１０〜１２は図４に示
すように演算部３１、モニタ電圧基準値設定部３２、周
波数基準値設定部３３、基準クロック発生器３４、この
基準クロック発生器３４からの基準クロックをカウント
する基準カウンタ３５、前記演算部３１の出力をラッチ
するラッチ回路３６、コンパレータ３７，３８、フリッ
プフロップ（Ｆ／Ｆ）３９及びタイミングコントローラ
４０を設け、前記演算部３１にＡ／Ｄ変換器１６〜１８
からのモニタ電圧のデジタル値を入力するとともにモニ
タ電圧基準値設定部３２のモニタ電圧基準値を入力して
いる。なお、モニタ電圧基準値設定部３２に対するモニ
タ電圧基準値（帯電基準値、転写基準値、バイアス基準
値）の設定はマイクロプロセッサ１９により行われるよ
うになっている。
すように演算部３１、モニタ電圧基準値設定部３２、周
波数基準値設定部３３、基準クロック発生器３４、この
基準クロック発生器３４からの基準クロックをカウント
する基準カウンタ３５、前記演算部３１の出力をラッチ
するラッチ回路３６、コンパレータ３７，３８、フリッ
プフロップ（Ｆ／Ｆ）３９及びタイミングコントローラ
４０を設け、前記演算部３１にＡ／Ｄ変換器１６〜１８
からのモニタ電圧のデジタル値を入力するとともにモニ
タ電圧基準値設定部３２のモニタ電圧基準値を入力して
いる。なお、モニタ電圧基準値設定部３２に対するモニ
タ電圧基準値（帯電基準値、転写基準値、バイアス基準
値）の設定はマイクロプロセッサ１９により行われるよ
うになっている。
【０００９】前記演算部３１は入力されるデジタル値と
モニタ電圧基準値とを比較演算しその差分の加減算され
た演算出力値をラッチ回路３６に供給するようになって
いる。そしてラッチ回路３６がラッチした出力値をコン
パレータ３８に供給すると共に前記演算部３１にフィー
ドバック値として供給している。
モニタ電圧基準値とを比較演算しその差分の加減算され
た演算出力値をラッチ回路３６に供給するようになって
いる。そしてラッチ回路３６がラッチした出力値をコン
パレータ３８に供給すると共に前記演算部３１にフィー
ドバック値として供給している。
【００１０】このＰＷＭ制御部１０〜１２は、コンパレ
ータ３７にて周波数基準値設定部３３からの周波数基準
値と基準カウンタ３５のカウント値を比較し、カウント
値が周波数基準値に一致するとコンパレータ３７の出力
がアクティブとなってフリップフロップ３９をＯＮす
る。また基準カウンタ３５はこのときクリアされる。こ
れによりフリップフロップ３９からの出力、すなわちＰ
ＷＭ制御部１０〜１２の出力がハイレベルとなる。
ータ３７にて周波数基準値設定部３３からの周波数基準
値と基準カウンタ３５のカウント値を比較し、カウント
値が周波数基準値に一致するとコンパレータ３７の出力
がアクティブとなってフリップフロップ３９をＯＮす
る。また基準カウンタ３５はこのときクリアされる。こ
れによりフリップフロップ３９からの出力、すなわちＰ
ＷＭ制御部１０〜１２の出力がハイレベルとなる。
【００１１】またコンパレータ３８にてラッチ回路３６
からの演算出力値と基準カウンタ３５のカウント値を比
較し、カウント値が演算出力値に一致するとコンパレー
タ３８の出力がアクティブとなってフリップフロップ３
９をＯＦＦする。これによりフリップフロップ３９から
の出力、すなわちＰＷＭ制御部１０〜１２の出力がロー
レベルとなる。すなわち演算部３１からの演算出力値は
前記スイッチングトランジスタ１，４，７のスイッチン
グデューティ比を決めている。
からの演算出力値と基準カウンタ３５のカウント値を比
較し、カウント値が演算出力値に一致するとコンパレー
タ３８の出力がアクティブとなってフリップフロップ３
９をＯＦＦする。これによりフリップフロップ３９から
の出力、すなわちＰＷＭ制御部１０〜１２の出力がロー
レベルとなる。すなわち演算部３１からの演算出力値は
前記スイッチングトランジスタ１，４，７のスイッチン
グデューティ比を決めている。
【００１２】なお、タイミング・コントローラ４０はマ
イクロプロセッサ１９からのＯＮ信号を入力してＡ／Ｄ
変換器１６〜１８の動作タイミング及び演算部３１の動
作タイミングを決めている。
イクロプロセッサ１９からのＯＮ信号を入力してＡ／Ｄ
変換器１６〜１８の動作タイミング及び演算部３１の動
作タイミングを決めている。
【００１３】なお、図５は前記スイッチングトランジス
タ１，４，７、高圧トランス２，５，８、モニタ電圧検
出回路１３〜１５からなる具体的回路の一例で、この回
路は定電流制御方式を使用したものである。
タ１，４，７、高圧トランス２，５，８、モニタ電圧検
出回路１３〜１５からなる具体的回路の一例で、この回
路は定電流制御方式を使用したものである。
【００１４】前記演算部３１は図６に示すように、反転
回路４１、第１、第２の加算器４２，４３、「０１Ｈ」
及び「ＦＥＨ」のデータ発生回路４４、コンパレータ４
５及びセレクタ４６で構成され、前記Ａ／Ｄ変換器１６
〜１８からのデジタル値を反転回路４１を介して第１の
加算器４２に供給している。第１の加算器４２にはまた
前記モニタ電圧基準値設定部３２からの基準値が入力さ
れるようになっている。第１の加算器４２からは８ビッ
トのデータが出力され、その内の７ビットをアンドゲー
ト４７に供給し１ビットをオアゲート４８に供給してい
る。
回路４１、第１、第２の加算器４２，４３、「０１Ｈ」
及び「ＦＥＨ」のデータ発生回路４４、コンパレータ４
５及びセレクタ４６で構成され、前記Ａ／Ｄ変換器１６
〜１８からのデジタル値を反転回路４１を介して第１の
加算器４２に供給している。第１の加算器４２にはまた
前記モニタ電圧基準値設定部３２からの基準値が入力さ
れるようになっている。第１の加算器４２からは８ビッ
トのデータが出力され、その内の７ビットをアンドゲー
ト４７に供給し１ビットをオアゲート４８に供給してい
る。
【００１５】「０１Ｈ」及び「ＦＥＨ」のデータ発生回
路４４は前記タイミング・コントローラ４０に制御さ
れ、Ａ／Ｄ変換器１６〜１８からのデジタル値が基準値
と一致するまでは「０１Ｈ」データを出力し、デジタル
値が基準値を越えると「ＦＥＨ」データを出力し、その
データを前記アンドゲート４７及びオアゲート４８に供
給している。
路４４は前記タイミング・コントローラ４０に制御さ
れ、Ａ／Ｄ変換器１６〜１８からのデジタル値が基準値
と一致するまでは「０１Ｈ」データを出力し、デジタル
値が基準値を越えると「ＦＥＨ」データを出力し、その
データを前記アンドゲート４７及びオアゲート４８に供
給している。
【００１６】アンドゲート４７及びオアゲート４８の出
力を第２の加算器４３に供給している。第２の加算器４
３にはまた前記ラッチ回路３６からのフィードバック値
が入力されている。
力を第２の加算器４３に供給している。第２の加算器４
３にはまた前記ラッチ回路３６からのフィードバック値
が入力されている。
【００１７】第２の加算器４３はフィードバック値と前
記アンドゲート４７及びオアゲート４８からのデータを
加算し、その加算値をセレクタ４６及びコンパレータ４
５に供給している。セレクタ４６及びコンパレータ４５
にはまた前記周波数基準値設定部３３からの周波数基準
値が入力されている。
記アンドゲート４７及びオアゲート４８からのデータを
加算し、その加算値をセレクタ４６及びコンパレータ４
５に供給している。セレクタ４６及びコンパレータ４５
にはまた前記周波数基準値設定部３３からの周波数基準
値が入力されている。
【００１８】コンパレータ４５は加算値と周波数基準値
を比較し、加算値が周波数基準値になるまではセレクタ
４６に加算値を選択させる信号を出力し、また加算値が
周波数基準値以上になるとセレクタ４６に周波数基準値
を選択させる信号を出力するようになっている。前記各
加算器４２，４３は加算結果が負になるとキャリー端子
CAからの信号をローレベルにしセレクタ４６のイネーブ
ル状態を解除するようになっている。
を比較し、加算値が周波数基準値になるまではセレクタ
４６に加算値を選択させる信号を出力し、また加算値が
周波数基準値以上になるとセレクタ４６に周波数基準値
を選択させる信号を出力するようになっている。前記各
加算器４２，４３は加算結果が負になるとキャリー端子
CAからの信号をローレベルにしセレクタ４６のイネーブ
ル状態を解除するようになっている。
【００１９】例えば出力ＯＮ直後はラッチ回路３６から
のフィードバック値及びＡ／Ｄ変換器１６〜１８からの
デジタル値はゼロで、タイミングコントローラ４０はデ
ータ発生回路４４の「０１Ｈ」データを選択する。これ
により第２の加算器４３の一方の入力は「０１Ｈ」とな
る。こうしてフィードバック動作が行われる毎に第２の
加算器４３によりフィードバック値が＋１され、スイッ
チングトランジスタのデューティ比が＋１クロックさ
れ、高圧トランス２，５，８の出力が徐々に増加する。
そしてＡ／Ｄ変換器１６〜１８からのデジタル値が基準
値を越えると、タイミングコントローラ４０はデータ発
生回路４４の「ＦＥＨ」データを選択する。その後はデ
ジタル値と基準値の差分に応じ、デジタル値＞基準値の
ときはその差分スイッチングトランジスタのデューティ
比が減少し、デジタル値＜基準値のときはその差分スイ
ッチングトランジスタのデューティ比が増加する。
のフィードバック値及びＡ／Ｄ変換器１６〜１８からの
デジタル値はゼロで、タイミングコントローラ４０はデ
ータ発生回路４４の「０１Ｈ」データを選択する。これ
により第２の加算器４３の一方の入力は「０１Ｈ」とな
る。こうしてフィードバック動作が行われる毎に第２の
加算器４３によりフィードバック値が＋１され、スイッ
チングトランジスタのデューティ比が＋１クロックさ
れ、高圧トランス２，５，８の出力が徐々に増加する。
そしてＡ／Ｄ変換器１６〜１８からのデジタル値が基準
値を越えると、タイミングコントローラ４０はデータ発
生回路４４の「ＦＥＨ」データを選択する。その後はデ
ジタル値と基準値の差分に応じ、デジタル値＞基準値の
ときはその差分スイッチングトランジスタのデューティ
比が減少し、デジタル値＜基準値のときはその差分スイ
ッチングトランジスタのデューティ比が増加する。
【００２０】例えば高圧トランスからの出力変化につい
て示すと図７に示すようになる。この図７はＡ／Ｄ変換
器の１ＬＳＢが１００Ｖ、スイッチングトランジスタの
デューティの１クロック分で出力が１００Ｖ変動する場
合を示している。
て示すと図７に示すようになる。この図７はＡ／Ｄ変換
器の１ＬＳＢが１００Ｖ、スイッチングトランジスタの
デューティの１クロック分で出力が１００Ｖ変動する場
合を示している。
【００２１】出力変動に対して１回のフィードバック動
作で５ＫＶ±５０Ｖ（±１／２ＬＳＢ）に制御される。
このとき基準値は５ＫＶ／１００Ｖ＝５０、すなわち３
２（Ｈ）で６ビットのＡ／Ｄ変換器１６〜１８が必要と
なり、スイッチング周期２５μｓ（４０ＫHz）で０．２
％（５０ns）のデューティ変動で出力が１００Ｖ変動す
ると、基準カウンタ３５は１２．５μｓ／５０ns＝２５
０（最大デューティを５０％として半周期ずつカウンタ
を回す。）で８ビットが必要となる。
作で５ＫＶ±５０Ｖ（±１／２ＬＳＢ）に制御される。
このとき基準値は５ＫＶ／１００Ｖ＝５０、すなわち３
２（Ｈ）で６ビットのＡ／Ｄ変換器１６〜１８が必要と
なり、スイッチング周期２５μｓ（４０ＫHz）で０．２
％（５０ns）のデューティ変動で出力が１００Ｖ変動す
ると、基準カウンタ３５は１２．５μｓ／５０ns＝２５
０（最大デューティを５０％として半周期ずつカウンタ
を回す。）で８ビットが必要となる。
【００２２】すなわち入力側であるＡ／Ｄ変換器１６〜
１８のビット数に対し、出力側である基準カウンタ３５
のビット数が多く、またこのような系においてはフィー
ドバック動作のスピードは要求されず、低速のＡ／Ｄ変
換器で十分なのに対して基準クロック発生器３４、基準
カウンタ３５は高速のものが必要となる。一方、出力の
変動幅±５０Ｖはチャージ負荷では十分である。
１８のビット数に対し、出力側である基準カウンタ３５
のビット数が多く、またこのような系においてはフィー
ドバック動作のスピードは要求されず、低速のＡ／Ｄ変
換器で十分なのに対して基準クロック発生器３４、基準
カウンタ３５は高速のものが必要となる。一方、出力の
変動幅±５０Ｖはチャージ負荷では十分である。
【００２３】但し、ユニット間のバラツキをできるだけ
小さくするためには入力側Ａ／Ｄ変換器１６〜１８のビ
ット数は多いほうがよい。汎用のＡ／Ｄ変換器の場合、
±１／２ＬＳＢのバラツキがあり、前記の例ではユニッ
ト間で出力電圧の平均値に±５０Ｖの差が生じる。これ
を小さくするためにはＡ／Ｄ変換器のビット数を増や
し、例えば１ＬＳＢを５０Ｖにすればユニット間のバラ
ツキは±２５Ｖとなる。このときの高圧トランスからの
出力変化について示すと図８に示すようになる。入力の
分解能に対して出力の分解能が２倍と高いため、フィー
ドバック動作時に出力が１０Ｖ多く振られただけで出力
はさらに大きく振れてしまう。逆に振られが小さくなる
ためには、フィードバック動作時に出力が５０Ｖも小さ
く振れなければならない。これを避けるためには出力の
分解能も上げる必要があるが、これは困難である。
小さくするためには入力側Ａ／Ｄ変換器１６〜１８のビ
ット数は多いほうがよい。汎用のＡ／Ｄ変換器の場合、
±１／２ＬＳＢのバラツキがあり、前記の例ではユニッ
ト間で出力電圧の平均値に±５０Ｖの差が生じる。これ
を小さくするためにはＡ／Ｄ変換器のビット数を増や
し、例えば１ＬＳＢを５０Ｖにすればユニット間のバラ
ツキは±２５Ｖとなる。このときの高圧トランスからの
出力変化について示すと図８に示すようになる。入力の
分解能に対して出力の分解能が２倍と高いため、フィー
ドバック動作時に出力が１０Ｖ多く振られただけで出力
はさらに大きく振れてしまう。逆に振られが小さくなる
ためには、フィードバック動作時に出力が５０Ｖも小さ
く振れなければならない。これを避けるためには出力の
分解能も上げる必要があるが、これは困難である。
【００２４】
【発明が解決しようとする課題】このように従来におい
ては、入力精度及び系全体のスピードに対して出力の精
度が高く、スピードが早いため、ユニット間のバラツキ
を小さくしようとした場合、出力が不安定となったり、
それを避けると制御回路が非常に高価となる問題があっ
た。
ては、入力精度及び系全体のスピードに対して出力の精
度が高く、スピードが早いため、ユニット間のバラツキ
を小さくしようとした場合、出力が不安定となったり、
それを避けると制御回路が非常に高価となる問題があっ
た。
【００２５】そこで本発明は、入力側のＡ／Ｄ変換器の
精度を出力側の精度近くまで上げても出力が不安定とな
ることがなく、従って入力側のＡ／Ｄ変換器の精度を上
げることができ、これによりユニット間のバラツキを小
さくできるとともに経済性を向上できる高圧電源制御装
置を提供しようとするものである。
精度を出力側の精度近くまで上げても出力が不安定とな
ることがなく、従って入力側のＡ／Ｄ変換器の精度を上
げることができ、これによりユニット間のバラツキを小
さくできるとともに経済性を向上できる高圧電源制御装
置を提供しようとするものである。
【００２６】
【課題を解決するための手段】本発明は、高圧トランス
を設け、スイッチング手段のスイッチング動作により高
圧トランスに高電圧を発生させ負荷に印加させる高圧電
源制御装置において、高圧トランスに発生する高電圧変
化をモニタするモニタ電圧検出回路と、このモニタ電圧
検出回路からのモニタ電圧をデジタル値に変換するアナ
ログ／デジタル変換器と、このアナログ／デジタル変換
器からのデジタル値と予め設定された基準値との差を算
出する演算手段と、この演算手段からの差を除算する除
算手段と、この除算手段にて除算された差に応じてアナ
ログ／デジタル変換器からのデジタル値が基準値に一致
するようにスイッチング手段をスイッチング動作させる
デューティ比を制御する出力制御手段を設けたものであ
る。
を設け、スイッチング手段のスイッチング動作により高
圧トランスに高電圧を発生させ負荷に印加させる高圧電
源制御装置において、高圧トランスに発生する高電圧変
化をモニタするモニタ電圧検出回路と、このモニタ電圧
検出回路からのモニタ電圧をデジタル値に変換するアナ
ログ／デジタル変換器と、このアナログ／デジタル変換
器からのデジタル値と予め設定された基準値との差を算
出する演算手段と、この演算手段からの差を除算する除
算手段と、この除算手段にて除算された差に応じてアナ
ログ／デジタル変換器からのデジタル値が基準値に一致
するようにスイッチング手段をスイッチング動作させる
デューティ比を制御する出力制御手段を設けたものであ
る。
【００２７】
【作用】アナログ／デジタル変換器からのデジタル値と
予め設定された基準値との差が演算手段で算出され、そ
の差が除算手段にて除算される。そして除算された差に
応じてアナログ／デジタル変換器からのデジタル値が基
準値に一致するようにスイッチング動作させるデューテ
ィ比が制御される。従ってアナログ／デジタル変換器の
精度を上げても出力側の精度を上げる必要はない。
予め設定された基準値との差が演算手段で算出され、そ
の差が除算手段にて除算される。そして除算された差に
応じてアナログ／デジタル変換器からのデジタル値が基
準値に一致するようにスイッチング動作させるデューテ
ィ比が制御される。従ってアナログ／デジタル変換器の
精度を上げても出力側の精度を上げる必要はない。
【００２８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。なお、本実施例において使用される回路は図３
及び図４と同じであり、異なる点は演算部のみである。
従って本実施例では演算部の構成のみについて述べる。
明する。なお、本実施例において使用される回路は図３
及び図４と同じであり、異なる点は演算部のみである。
従って本実施例では演算部の構成のみについて述べる。
【００２９】演算部は、図１に示すように反転回路５
１、演算手段としての第１の加算器５２、除算手段とし
てのシフトレジスタ５３、第２の加算器５４、「０１
Ｈ」及び「ＦＥＨ」のデータ発生回路５５、コンパレー
タ５６及びセレクタ５７で構成されている。
１、演算手段としての第１の加算器５２、除算手段とし
てのシフトレジスタ５３、第２の加算器５４、「０１
Ｈ」及び「ＦＥＨ」のデータ発生回路５５、コンパレー
タ５６及びセレクタ５７で構成されている。
【００３０】そして図４に示すＡ／Ｄ変換器１６〜１８
からのデジタル値を前記反転回路５１を介して前記第１
の加算器５２に供給している。前記第１の加算器５２に
はまた図４に示すモニタ電圧基準値設定部３２から基準
値が入力されている。
からのデジタル値を前記反転回路５１を介して前記第１
の加算器５２に供給している。前記第１の加算器５２に
はまた図４に示すモニタ電圧基準値設定部３２から基準
値が入力されている。
【００３１】前記第１の加算器５２からは８ビットのデ
ータが出力され前記シフトレジスタ５３に供給されてい
る。そして前記シフトレジスタ５３から８ビットのデー
タが出力され、その内の７ビットをアンドゲート５８に
供給し１ビットをオアゲート５９に供給している。
ータが出力され前記シフトレジスタ５３に供給されてい
る。そして前記シフトレジスタ５３から８ビットのデー
タが出力され、その内の７ビットをアンドゲート５８に
供給し１ビットをオアゲート５９に供給している。
【００３２】前記データ発生回路５５は図４に示すタイ
ミング・コントローラ４０に制御され、Ａ／Ｄ変換器１
６〜１８からのデジタル値がモニタ電圧基準値設定部３
２からの基準値と一致するまでは「０１Ｈ」データを出
力し、デジタル値が基準値を越えると「ＦＥＨ」データ
を出力し、そのデータを前記アンドゲート５８及びオア
ゲート５９に供給するようになっている。
ミング・コントローラ４０に制御され、Ａ／Ｄ変換器１
６〜１８からのデジタル値がモニタ電圧基準値設定部３
２からの基準値と一致するまでは「０１Ｈ」データを出
力し、デジタル値が基準値を越えると「ＦＥＨ」データ
を出力し、そのデータを前記アンドゲート５８及びオア
ゲート５９に供給するようになっている。
【００３３】前記アンドゲート５８及びオアゲート５９
の出力を前記第２の加算器５４に供給している。前記第
２の加算器５４にはまた図４に示すラッチ回路３６から
のフィードバック値が入力されるようになっている。
の出力を前記第２の加算器５４に供給している。前記第
２の加算器５４にはまた図４に示すラッチ回路３６から
のフィードバック値が入力されるようになっている。
【００３４】前記第２の加算器５４はフィードバック値
と前記アンドゲート５８及びオアゲート５９からのデー
タを加算し、その加算値を前記セレクタ５７及びコンパ
レータ５６に供給している。前記セレクタ５７及びコン
パレータ５６にはまた図４に示す周波数基準値設定部３
３からの周波数基準値が入力されている。
と前記アンドゲート５８及びオアゲート５９からのデー
タを加算し、その加算値を前記セレクタ５７及びコンパ
レータ５６に供給している。前記セレクタ５７及びコン
パレータ５６にはまた図４に示す周波数基準値設定部３
３からの周波数基準値が入力されている。
【００３５】前記コンパレータ５６は加算値と周波数基
準値を比較し、加算値が周波数基準値になるまでは前記
セレクタ５７に加算値を選択させる信号を出力し、また
加算値が周波数基準値以上になると前記セレクタ５７に
周波数基準値を選択させる信号を出力するようになって
いる。
準値を比較し、加算値が周波数基準値になるまでは前記
セレクタ５７に加算値を選択させる信号を出力し、また
加算値が周波数基準値以上になると前記セレクタ５７に
周波数基準値を選択させる信号を出力するようになって
いる。
【００３６】前記各加算器５２，５４は加算結果が負に
なるとキャリー端子CAからの信号をローレベルにしオア
ゲート６０を介して前記セレクタ５７のイネーブル状態
を解除するようになっている。これによりセレクタ５７
は演算出力値をゼロにするようになっている。
なるとキャリー端子CAからの信号をローレベルにしオア
ゲート６０を介して前記セレクタ５７のイネーブル状態
を解除するようになっている。これによりセレクタ５７
は演算出力値をゼロにするようになっている。
【００３７】このような構成の演算部においては、出力
ＯＮ直後はフィードバック値及びデジタル値はゼロで、
タイミングコントローラ４０はデータ発生回路５５の
「０１Ｈ」データを選択する。これにより第２の加算器
５４の一方の入力は「０１Ｈ」となる。こうしてフィー
ドバック動作が行われる毎に第２の加算器５４によりフ
ィードバック値が＋１され、スイッチングトランジスタ
のデューティ比が＋１クロックされ、高圧トランスの出
力が徐々に増加する。そしてＡ／Ｄ変換器１６〜１８か
らのデジタル値が基準値を越えると、タイミングコント
ローラ４０はデータ発生回路５５の「ＦＥＨ」データを
選択する。その後はデジタル値と基準値の差分に応じ、
デジタル値＞基準値のときはその差がシフトレジスタ５
３に入力され、シフトレジスタ５３からはその差の１右
シフト分、すなわち差の１／２分、スイッチングトラン
ジスタのデューティ比が減少し、デジタル値＜基準値の
ときはその差がシフトレジスタ５３に入力され、シフト
レジスタ５３からはその差の１右シフト分、すなわち差
の１／２分、スイッチングトランジスタのデューティ比
が増加する。
ＯＮ直後はフィードバック値及びデジタル値はゼロで、
タイミングコントローラ４０はデータ発生回路５５の
「０１Ｈ」データを選択する。これにより第２の加算器
５４の一方の入力は「０１Ｈ」となる。こうしてフィー
ドバック動作が行われる毎に第２の加算器５４によりフ
ィードバック値が＋１され、スイッチングトランジスタ
のデューティ比が＋１クロックされ、高圧トランスの出
力が徐々に増加する。そしてＡ／Ｄ変換器１６〜１８か
らのデジタル値が基準値を越えると、タイミングコント
ローラ４０はデータ発生回路５５の「ＦＥＨ」データを
選択する。その後はデジタル値と基準値の差分に応じ、
デジタル値＞基準値のときはその差がシフトレジスタ５
３に入力され、シフトレジスタ５３からはその差の１右
シフト分、すなわち差の１／２分、スイッチングトラン
ジスタのデューティ比が減少し、デジタル値＜基準値の
ときはその差がシフトレジスタ５３に入力され、シフト
レジスタ５３からはその差の１右シフト分、すなわち差
の１／２分、スイッチングトランジスタのデューティ比
が増加する。
【００３８】このときの高圧トランスからの出力変化に
ついて示すと図２に示すようになる。この図２はＡ／Ｄ
変換器の１ＬＳＢが５０Ｖ、スイッチングトランジスタ
のデューティの１クロック分で出力が１００Ｖ変動する
場合を示している。
ついて示すと図２に示すようになる。この図２はＡ／Ｄ
変換器の１ＬＳＢが５０Ｖ、スイッチングトランジスタ
のデューティの１クロック分で出力が１００Ｖ変動する
場合を示している。
【００３９】出力変動に対して１回のフィードバック動
作で５ＫＶ＋７５Ｖ−２５Ｖ（＋１・１／２−１／２Ｌ
ＳＢ）に制御される。このとき基準値は５ＫＶ／５０Ｖ
＝１００、すなわち６４（Ｈ）で７ビットのＡ／Ｄ変換
器が必要となり、基準クロック発生器３４は５０ｎｓ、
基準カウンタ３５は８ビットとなっている。
作で５ＫＶ＋７５Ｖ−２５Ｖ（＋１・１／２−１／２Ｌ
ＳＢ）に制御される。このとき基準値は５ＫＶ／５０Ｖ
＝１００、すなわち６４（Ｈ）で７ビットのＡ／Ｄ変換
器が必要となり、基準クロック発生器３４は５０ｎｓ、
基準カウンタ３５は８ビットとなっている。
【００４０】出力の変動幅＋７５Ｖ、−２５Ｖ（幅とし
ては±５０Ｖと同じ）のままで、入力側、すなわちＡ／
Ｄ変換器の精度のみを２倍に上げ、ユニット間のバラツ
キは±２５Ｖと半分になる。
ては±５０Ｖと同じ）のままで、入力側、すなわちＡ／
Ｄ変換器の精度のみを２倍に上げ、ユニット間のバラツ
キは±２５Ｖと半分になる。
【００４１】このようにＡ／Ｄ変換器の精度を出力側の
精度近くまで上げても出力が不安定となることがない。
そしてユニット間のバラツキを小さくでき、また制御回
路として高価なものを使用する必要がなく経済性を向上
できる。
精度近くまで上げても出力が不安定となることがない。
そしてユニット間のバラツキを小さくでき、また制御回
路として高価なものを使用する必要がなく経済性を向上
できる。
【００４２】なお、前記実施例では除算手段としてシフ
トレジスタを使用してデジタル値と基準値との差を１／
２にするものについて述べたが必ずしもこれに限定され
るものではなく、例えばＡ／Ｄ変換器を８ビットとし、
１ＬＳＢを２５Ｖにして、デジタル値と基準値との差を
１／４にした値に応じてスイッチングトランジスタのデ
ューティを増減制御してもよい。このようにすれば出力
の変動幅は＋８７．５Ｖ、−１２．５Ｖでユニット間の
バラツキはさらに縮小され±１２．５Ｖとなる。
トレジスタを使用してデジタル値と基準値との差を１／
２にするものについて述べたが必ずしもこれに限定され
るものではなく、例えばＡ／Ｄ変換器を８ビットとし、
１ＬＳＢを２５Ｖにして、デジタル値と基準値との差を
１／４にした値に応じてスイッチングトランジスタのデ
ューティを増減制御してもよい。このようにすれば出力
の変動幅は＋８７．５Ｖ、−１２．５Ｖでユニット間の
バラツキはさらに縮小され±１２．５Ｖとなる。
【００４３】
【発明の効果】以上詳述したように本発明によれば、入
力側のＡ／Ｄ変換器の精度を出力側の精度近くまで上げ
ても出力が不安定となることがなく、従って入力側のＡ
／Ｄ変換器の精度を上げることができ、これによりユニ
ット間のバラツキを小さくできるとともに経済性を向上
できる高圧電源制御装置を提供できるものである。
力側のＡ／Ｄ変換器の精度を出力側の精度近くまで上げ
ても出力が不安定となることがなく、従って入力側のＡ
／Ｄ変換器の精度を上げることができ、これによりユニ
ット間のバラツキを小さくできるとともに経済性を向上
できる高圧電源制御装置を提供できるものである。
【図１】本発明の一実施例を示す演算部のブロック図。
【図２】同実施例における出力変動幅を示すグラフ。
【図３】高圧電源制御装置の全体ブロック図。
【図４】図３におけるＰＷＭ制御部の構成を示すブロッ
ク図。
ク図。
【図５】図３におけるスイッチングトランジスタ、高圧
トランス及びモニタ電圧検出回路の具体回路例を示す回
路図。
トランス及びモニタ電圧検出回路の具体回路例を示す回
路図。
【図６】演算部の従来例を示すブロック図。
【図７】同従来例による出力変動を示すグラフ。
【図８】同従来例による出力変動を示すグラフ。
１，４，７…スイッチングトランジスタ、２，５，８…
高圧トランス、１０〜１２…ＰＷＭ制御部、１３〜１５
…モニタ電圧検出回路、１６〜１８…Ａ／Ｄ変換器、３
２…モニタ電圧基準値設定部、５２…第１の加算器（演
算手段）、５３…シフトレジスタ（除算手段）。
高圧トランス、１０〜１２…ＰＷＭ制御部、１３〜１５
…モニタ電圧検出回路、１６〜１８…Ａ／Ｄ変換器、３
２…モニタ電圧基準値設定部、５２…第１の加算器（演
算手段）、５３…シフトレジスタ（除算手段）。
Claims (1)
- 【特許請求の範囲】 【請求項１】 高圧トランスを設け、スイッチング手段
のスイッチング動作により前記高圧トランスに高電圧を
発生させ負荷に印加させる高圧電源制御装置において、
前記高圧トランスに発生する高電圧変化をモニタするモ
ニタ電圧検出回路と、このモニタ電圧検出回路からのモ
ニタ電圧をデジタル値に変換するアナログ／デジタル変
換器と、このアナログ／デジタル変換器からのデジタル
値と予め設定された基準値との差を算出する演算手段
と、この演算手段からの差を除算する除算手段と、この
除算手段にて除算された差に応じて前記アナログ／デジ
タル変換器からのデジタル値が基準値に一致するように
前記スイッチング手段をスイッチング動作させるデュー
ティ比を制御する出力制御手段を設けたことを特徴とす
る高圧電源制御装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156621A JP2749215B2 (ja) | 1991-06-27 | 1991-06-27 | 高圧電源制御装置 |
| US07/903,515 US5255177A (en) | 1991-06-27 | 1992-06-24 | High-voltage power source control device |
| EP92110793A EP0520480B1 (en) | 1991-06-27 | 1992-06-26 | High-voltage power source control device |
| KR1019920011276A KR960007512B1 (ko) | 1991-06-27 | 1992-06-26 | 고압전원 제어장치 |
| DE69215767T DE69215767T2 (de) | 1991-06-27 | 1992-06-26 | Steuergerät einer Hochspannungsleistungsquelle |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156621A JP2749215B2 (ja) | 1991-06-27 | 1991-06-27 | 高圧電源制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0527853A true JPH0527853A (ja) | 1993-02-05 |
| JP2749215B2 JP2749215B2 (ja) | 1998-05-13 |
Family
ID=15631717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156621A Expired - Lifetime JP2749215B2 (ja) | 1991-06-27 | 1991-06-27 | 高圧電源制御装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5255177A (ja) |
| EP (1) | EP0520480B1 (ja) |
| JP (1) | JP2749215B2 (ja) |
| KR (1) | KR960007512B1 (ja) |
| DE (1) | DE69215767T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997050165A1 (fr) | 1996-06-24 | 1997-12-31 | Tdk Corporation | Unite de commutation de puissance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3970919A (en) * | 1975-06-19 | 1976-07-20 | The United States Of America As Represented By The Secretary Of The Air Force | Regulating digital power supply |
| US4595976A (en) * | 1984-12-27 | 1986-06-17 | Sundstrand Corporation | Inverter control |
| US4686340A (en) * | 1985-04-17 | 1987-08-11 | Sanyo Electric Co., Ltd. | Induction heating apparatus with unsuitable load detecting circuit |
| US4825028A (en) * | 1987-12-28 | 1989-04-25 | General Electric Company | Magnetron with microprocessor power control |
| JP2707465B2 (ja) * | 1989-06-29 | 1998-01-28 | スタンレー電気株式会社 | インバータ装置 |
| US5047910A (en) * | 1990-07-09 | 1991-09-10 | Teledyne Inet | Ideal sinusoidal voltage waveform synthesis control system |
| JP2610362B2 (ja) * | 1990-07-27 | 1997-05-14 | 株式会社テック | 高圧電源制御装置 |
-
1991
- 1991-06-27 JP JP3156621A patent/JP2749215B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-24 US US07/903,515 patent/US5255177A/en not_active Expired - Fee Related
- 1992-06-26 EP EP92110793A patent/EP0520480B1/en not_active Expired - Lifetime
- 1992-06-26 DE DE69215767T patent/DE69215767T2/de not_active Expired - Fee Related
- 1992-06-26 KR KR1019920011276A patent/KR960007512B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0520480A3 (en) | 1993-02-24 |
| EP0520480A2 (en) | 1992-12-30 |
| KR960007512B1 (ko) | 1996-06-05 |
| EP0520480B1 (en) | 1996-12-11 |
| JP2749215B2 (ja) | 1998-05-13 |
| US5255177A (en) | 1993-10-19 |
| DE69215767D1 (de) | 1997-01-23 |
| DE69215767T2 (de) | 1997-04-03 |
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