JPH05273307A - 集積回路装置及びその検査方法 - Google Patents

集積回路装置及びその検査方法

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JPH05273307A
JPH05273307A JP4160006A JP16000692A JPH05273307A JP H05273307 A JPH05273307 A JP H05273307A JP 4160006 A JP4160006 A JP 4160006A JP 16000692 A JP16000692 A JP 16000692A JP H05273307 A JPH05273307 A JP H05273307A
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output terminal
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Toru Shiono
徹 塩野
Toshitaka Senuma
俊隆 瀬沼
Katsumi Matsuno
克巳 松野
Tokuya Fukuda
督也 福田
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Sony Corp
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    • G01R31/3181—Functional testing
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    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • G—PHYSICS
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Abstract

(57)【要約】 【目的】 バウンダリスキャン用集積回路の構成を簡単
にする。 【構成】 検査装置６は外部端子部２を介して集積回路
ＩＣ１のシリアル入力端子ＳＩにテストデータを送信す
る。このテストデータは集積回路ＩＣ１のパラレル出力
端子ＳＯから集積回路ＩＣ２のパラレル入力端子ＰＩに
送出された後、シリアル出力端子ＳＯから出力される。
検査装置６は集積回路ＩＣ１に送信したテストデータと
集積回路ＩＣ２から送出されたテストデータを比較する
ことにより、集積回路ＩＣ１のパラレル出力端子ＰＯと
集積回路ＩＣ２のパラレル入力端子ＰＩ間の接続状態を
検査する。シリアルインタフェースＳＩＦをテストデー
タの入出力に兼用しているので、集積回路の構成が簡単
になる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は集積回路装置及びその検
査方法に関し、特に複数の集積回路を接続してなる回路
基板の接続状態を検査し得る集積回路装置に適用して好
適なものである。
【０００２】
【従来の技術】従来、集積回路には図５に示すようにデ
ータのパラレル入力端子ＰＩ及びパラレル出力端子ＰＯ
が設けられており、さらにマイクロコンピュータ（以
下、マイコンという）又は他の集積回路との間でシリア
ル通信を行うためのシリアルインタフェースＳＩＦが設
けられている。このシリアルインタフェースＳＩＦにお
いては、データのシリアル入力端子ＳＩ、データのシリ
アル出力端子ＳＯ、通信用のクロック端子ＳＣＫ、及び
通信相手の選択用としてのチップセレクト端子ＣＳが設
けられている。
【０００３】なお、実際の集積回路では入出力を兼用す
る端子も存在するので、入力端子、出力端子及び入出力
兼用端子をまとめて入出力端子とすべきであるが、「発
明の詳細な説明」では説明を簡単にするために入力端子
と出力端子にした（「特許請求の範囲」には「データを
少なくとも入力又は出力するデータ入出力端子」と記載
した）。また、パラレル入力端子ＰＩ及びパラレル出力
端子ＰＯはこのように規則的に配列されているとは限ら
ないし、パラレル入力端子ＰＩを有しない集積回路もあ
るが、同じ理由でこのように図示した。
【０００４】このような構成の集積回路を複数接続する
場合、図６に示すように第１の集積回路ＩＣＡのパラレ
ル出力端子ＰＯＡを第２の集積回路ＩＣＢのパラレル入
力端子ＰＩＢに接続すると共に、シリアルインタフェー
スＳＩＦのシリアル入力端子ＳＩ、シリアル出力端子Ｓ
Ｏ及びクロック端子ＳＣＫを各集積回路ＩＣＡ及びＩＣ
Ｂに対して共通に接続する。また、各集積回路ＩＣＡ及
びＩＣＢのチップセレクト端子ＣＳは制御用のマイコン
ＣＯＭからそれぞれ別々に接続され、通信する相手をチ
ップセレクト端子ＣＳで選択することにより、時分割通
信を行うように構成されている。
【０００５】ところで、この種の集積回路を接続してデ
ータの送受を行う場合、各集積回路のパラレル入力端子
ＰＩ、パラレル出力端子ＰＯがそれぞれ確実に接続され
ているか否かを検査する必要がある。特に、限られた面
積の基板上に多数の集積回路を高密度で配置する場合、
配線処理が複雑になることにより、配線の接続状態を確
実に検査することが一段と困難化するという問題点があ
った。
【０００６】この問題点を解決するための一つの方法と
して、いわゆるバウンダリスキャン（Ｂｏｕｎｄａｒｙ
−Ｓｃａｎ：以下、Ｂ／Ｓという）と呼ばれる検査方法
が考えられている（ＩＥＥＥ Ｓｔｄ １１４９．１−
１９９０）。すなわち、図７に示すようにこの種の集積
回路ＩＣ１１は、データのパラレル入力端子ＰＩ及びパ
ラレル出力端子ＰＯとシリアル通信を行うためのシリア
ルインタフェースＳＩＦとを有する構成に加えてＢ／Ｓ
用のテストインタフェースＴＩＦを備えている。
【０００７】このテストインタフェースＴＩＦは外部か
らテストデータをシリアルで入力するテストシリアル入
力端子ＴＳＩと、入力されたテストデータをシリアルで
出力するテストシリアル出力端子ＴＳＯと、テストデー
タ処理用のクロックを入力するテストクロック入力端子
ＴＣＫと、集積回路ＩＣ１１をテストモードに設定する
指令を入力するためのテストモードセレクト端子ＴＭＳ
とを有する。
【０００８】この集積回路ＩＣ１１の内部は図８に示す
ように、パラレル入力端子ＰＩと所定のデータ処理を実
行するファンクションロジックＦＬＧとの間に、パラレ
ル入力端子ＰＩの各入力端子ＰＩ１〜ＰＩ４に対応して
Ｂ／ＳセルＢＣ１〜ＢＣ４が設けられている。この集積
回路ＩＣ１１は４ビット入出力構成となっており、パラ
レル入力端子ＰＩは４個の入力端子ＰＩ１〜ＰＩ４によ
って構成されている。そして、それぞれの入力端子ＰＩ
１〜ＰＩ４に各Ｂ／ＳセルＢＣ１〜ＢＣ４が個々に接続
されている。
【０００９】また、パラレル出力端子ＰＯと所定のデー
タ処理を実行するファンクションロジックＦＬＧとの間
に、パラレル出力端子ＰＯの各出力端子ＰＯ５〜ＰＯ８
に対応してＢ／ＳセルＢＣ５〜ＢＣ８が設けられてい
る。そして、それぞれの出力端子ＰＯ５〜ＰＯ８に各Ｂ
／ＳセルＢＣ５〜ＢＣ８が個々に接続されている。Ｂ／
ＳセルＢＣ１〜ＢＣ８の構成は前記文献に記載されてい
るので、ここではスイッチング回路とラッチ回路を内蔵
し、データの入力、保持及びクロックに基づく転送を行
うように構成されていることを述べておく。
【００１０】なお、図８ではテストクロック入力端子Ｔ
ＣＫ及びテストモードセレクト端子ＴＭＳは省略した。
以上のように構成された集積回路ＩＣ１１はテストモー
ド時に以下の各動作を行う。 （１）テストシリアル入力端子ＴＳＩから入力された４
ビットのシリアルデータをＢ／ＳセルＢＣ１〜ＢＣ４を
介して、Ｂ／ＳセルＢＣ５〜ＢＣ８に転送し、さらにテ
ストシリアル出力端子ＴＳＯから出力する。 （２）入力端子ＰＩ１〜ＰＩ４をからパラレルに入力さ
れた４ビットのデータをＢ／ＳセルＢＣ１〜ＢＣ４に一
旦格納した後、Ｂ／ＳセルＢＣ５〜ＢＣ８に転送し、テ
ストシリアル出力端子ＴＳＯを介してシリアルデータと
して出力する。 （３）テストシリアル入力端子ＴＳＩから入力された４
ビットのシリアルデータをＢ／ＳセルＢＣ１〜ＢＣ４を
介して、Ｂ／ＳセルＢＣ５〜ＢＣ８に転送し、さらにそ
れぞれ対応した出力端子ＰＯ５〜ＰＯ８からパラレルデ
ータとして出力する。
【００１１】このように、テストインタフェースＴＩＦ
及びＢ／ＳセルＢＣ１〜ＢＣ８を有する集積回路ＩＣ１
１と同様な構成の集積回路ＩＣ１２〜ＩＣ１４をそれぞ
れ図９に示すように接続し、第１の集積回路ＩＣ１１の
テストシリアル入力端子ＴＳＩにテスト用の４ビットの
シリアルデータであるテストデータＴＤを入力する。こ
のテストデータＴＤは、図８に示されている集積回路Ｉ
Ｃ１１のＢ／ＳセルＢＣ１〜ＢＣ４を介してＢ／Ｓセル
ＢＣ５〜ＢＣ８に転送され、さらに集積回路ＩＣ１２の
パラレル入力端子ＰＩに出力される。
【００１２】第２の集積回路ＩＣ１２のパラレル入力端
子ＰＩに入力されたテストデータＴＤは、第２の集積回
路ＩＣ１２のパラレル入力端子ＰＩに対応して設けられ
たＢ／Ｓセル（図８のＢ／ＳセルＢＣ１〜ＢＣ４と同
様）に格納され、さらに集積回路ＩＣ１２のパラレル出
力端子ＰＯに対応したＢ／Ｓセル（図８のＢ／ＳセルＢ
Ｃ５〜ＢＣ８と同様）に転送され、テストシリアル出力
端子ＴＳＯから出力される。以下、同様にして集積回路
ＩＣ１３及びＩＣ１４においても、それぞれのテストシ
リアル入力端子ＴＳＩ及びテストシリアル出力端子ＴＳ
Ｏを介して入出力される。
【００１３】このようにして集積回路ＩＣ１１のパラレ
ル入力端子ＰＩ及び集積回路ＩＣ１２のパラレル出力端
子ＰＯ間のパラレル信号線を介してテストデータＴＤが
出力されることにより、例えばテストデータＴＤとして
「１１１１」が入力された場合、集積回路ＩＣ１１のパ
ラレル出力端子ＰＯ及び集積回路ＩＣ１２のパラレル入
力端子ＰＩ間のパラレル信号線に断線又は接続不良等が
あれば、第２の集積回路ＩＣ１２のテストシリアル出力
端子ＴＳＯから出力されるシリアルデータは、不良箇所
に対応したデータだけが「０」となり、例えば「１０１
１」等のようなデータとなって出力される。
【００１４】したがって、この出力データに基づいて第
１の集積回路ＩＣ１１及び第２の集積回路ＩＣ１２の接
続状態を検査することができる。なお、実際の集積回路
では、例えば、ＩＣ１１とＩＣ１３も接続されていた
り、ＩＣ１２の出力がＩＣ１１に入力されている場合も
あるが、ここでは説明を簡単にするために、規則的に接
続されている場合を示した。
【００１５】
【発明が解決しようとする課題】しかしながら、前記集
積回路ではテストデータを入出力するテストインタフェ
ースＴＩＦが設けられているため、その分構成が複雑に
なってしまうという問題点があった。本発明は前記問題
点を解決して、一段と簡易な構成で各集積回路の接続状
態を検査することのできる集積回路装置及びその検査方
法を提供することを目的とする。
【００１６】
【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、所定のデータを少なくとも入力又は出
力するデータ入出力端子ＰＩ、ＰＯ、シリアル通信用の
シリアル入力端子ＳＩ及びシリアル出力端子ＳＯと、ク
ロック端子ＳＣＫと、チップセレクト端子ＣＳとをそれ
ぞれ有する第１及び第２の集積回路ＩＣ１、ＩＣ２を有
し、前記第１の集積回路ＩＣ１のデータ入出力端子ＰＯ
及び該データ入出力端子ＰＯに対応する前記第２の集積
回路ＩＣ２のデータ入出力端子ＰＩ間で前記データを送
受する集積回路装置において、第１及び第２の集積回路
ＩＣ１、ＩＣ２をそれぞれテストモードに設定する第１
及び第２の集積回路ＩＣ１、ＩＣ２にそれぞれ設けられ
たテストモード設定端子ＴＭＳと、第１及び第２の集積
回路ＩＣ１、ＩＣ２のデータ入出力端子ＰＩ、ＰＯにそ
れぞれ対応して第１及び第２の集積回路ＩＣ１、ＩＣ２
にそれぞれ設けられたバウンダリスキャンセルＢＣ１〜
ＢＣ８とを備え、テストモード時、第１の集積回路ＩＣ
１のシリアル入力端子ＳＩから第１の集積回路ＩＣ１の
バウンダリスキャンセルＢＣ５〜ＢＣ８に所定のテスト
データを入力し、第１の集積回路ＩＣ１のデータ入出力
端子ＰＯから第２の集積回路ＩＣ２のデータ入出力端子
ＰＩに対応して設けられたバウンダリスキャンセルＢＣ
１〜ＢＣ４からテストデータを読み出すことにより、第
１及び第２の集積回路ＩＣ１、ＩＣ２の接続状態を検査
するように構成した。
【００１７】また、本発明は、所定のデータを少なくと
も入力又は出力するデータ入出力端子ＰＩ、ＰＯと、シ
リアル通信用のシリアル入力端子ＳＩ及びシリアル出力
端子ＳＯと、クロック端子ＳＣＫと、チップセレクト端
子ＣＳとをそれぞれ有する第１及び第２の集積回路ＩＣ
１、ＩＣ２を有し、第１の集積回路ＩＣ１のデータ入出
力端子ＰＯ及びこのデータ入出力端子ＰＯに対応する前
記第２の集積回路ＩＣ２のデータ入出力端子ＰＩ間で前
記データを送受する集積回路装置の検査方法において、
第１及び第２の集積回路ＩＣ1 、ＩＣ２をそれぞれテス
トモードに設定するテストモード端子ＴＭＳを前記第１
及び第２の集積回路ＩＣ１、ＩＣ２にそれぞれ設け、第
１及び第２の集積回路ＩＣ１、ＩＣ２のデータ入出力端
子ＰＩ、ＰＯにそれぞれ対応してバウンダリスキャンセ
ルＢＣ１〜ＢＣ８を第１及び第２の集積回路ＩＣ１、Ｉ
Ｃ２に設け、第１の集積回路ＩＣ１のシリアル入出力端
子ＰＯから第１の集積回路ＩＣ１のバウンダリスキャン
セルＢＣ５〜ＢＣ８に所定のテストデータを入力するス
テップと、第１の集積回路ＩＣ１のデータ入出力端子Ｐ
Ｏから第２の集積回路ＩＣ２のデータ入出力端子ＰＩに
前記テストデータを送出するステップと、第２の集積回
路ＩＣ２のデータ入出力端子ＰＩに対応して設けられた
バウンダリスキャンセルＢＣ１〜ＢＣ４から前記テスト
データを読み出すステップとを有するように構成した。
【００１８】
【作用】本発明によれば、以上のように集積回路装置及
びその検査方法を構成したので、第１及び第２の集積回
路ＩＣ１、ＩＣ２のシリアルインタフェースＳＩＦ（Ｓ
Ｉ、ＳＯ、ＳＣＫ、ＣＳ）をテストデータ入出力用とし
てシリアル通信用と兼用することにより、テストデータ
入出力用インタフェースＴＩＦを省略することができ、
その分集積回路装置の構成を簡略化することができる。
【００１９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例による集
積回路装置の検査システムの構成を示すブロック図であ
る。ここで、図７及び図８との対応部分に同一の符号を
付してある。集積回路装置１は１つの基板上に２つの集
積回路ＩＣ１及びＩＣ２が設けられており、集積回路Ｉ
Ｃ１のパラレル出力端子ＰＯ及び集積回路ＩＣ２のパラ
レル入力端子ＰＩがそれぞれ接続され、２個の集積回路
ＩＣ１及びＩＣ２間でデータを送受するように構成され
ている。また、集積回路ＩＣ１及びＩＣ２のそれぞれの
シリアルインタフェースＳＩＦはセレクタ３、内部通信
バス４を介してマイコンＣＯＭに接続されており、マイ
コンＣＯＭと集積回路ＩＣ１、ＩＣ２間でシリアル通信
を行うように構成されている。
【００２０】以上のように構成された集積回路装置１に
おいて、セレクタ３には外部端子部２が接続されてお
り、そのセレクト端子ＳＥＬが「Ｈ」レベルに制御され
たとき、セレクタ３は破線で示すようにマイコンＣＯＭ
から外部端子部２側に切り替わるように構成されてい
る。また、外部端子部２には第１の双方向通信バス５を
介して検査装置６が接続されており、検査装置６が外部
端子部２に対して各種制御データの送信を行い、かつ、
外部端子部２を介して集積回路装置１の内部通信バス４
に対して直接テストデータの送受を行うように構成され
ている。
【００２１】さらに、マイコンＣＯＭには外部バスイン
タフェース７が接続されており、外部バスインタフェー
ス７には外部通信バス８を介して検査装置６が接続され
ている。外部通信バス８は、従来、集積回路装置１のリ
モコン制御、集積回路ＩＣ１及びＩＣ２のモード設定、
パラメータ設定等に用いるデータの送受信に用いられて
いたもので、ここでは検査装置６がマイコンＣＯＭにテ
ストを行うことを知らせるために用いている。この外部
バスインタフェース７及び外部通信バス８としては、例
えば、本出願人の提案したＬＡＮＣ（Ｌｏｃａｌ Ａｐ
ｐｌｉｃａｔｉｏｎ Ｃｏｎｔｒｏｌ Ｂｕｓ Ｓｙｓ
ｔｅｍ：登録商標）と呼ばれるものがある。ＬＡＮＣの
詳細については、例えば、特開昭６１−１４７６８７号
公報に記載されているので、ここでは説明しない。
【００２２】図１において、検査装置６により外部端子
部２のセレクト端子ＳＥＬが「Ｈ」レベルに制御された
とき、セレクタ３は破線で示すようにマイコンＣＯＭか
ら外部端子部２側に切り替わる。この状態においては、
外部端子部２のテストシリアル出力端子ＴＳＯ、テスト
シリアル入力端子ＴＳＩ及びテストクロック端子ＴＣＫ
が集積回路ＩＣ１及びＩＣ２のそれぞれのシリアルイン
タフェースＳＩＦのシリアル入力端子ＳＩ、シリアル出
力端子ＳＯ及びクロック入力端子ＳＣＫに接続される。
【００２３】また、この時、外部端子部２のチップセレ
クト端子ＣＳＡは集積回路ＩＣ１のチップセレクト端子
ＣＳに接続され、さらに外部端子部２のチップセレクト
端子ＣＳＢは集積回路ＩＣ２のチップセレクト端子ＣＳ
に接続される。これら２つのチップセレクト端子ＣＳＡ
及びＣＳＢを用いて集積回路ＩＣ１及びＩＣ２を別々に
動作させることにより、シリアルインタフェースＳＩＦ
に接続される内部通信バス４において、集積回路ＩＣ１
及びＩＣ２のそれぞれのシリアル出力端子ＳＯからのデ
ータが同時に出力されないように構成されている。
【００２４】ここで、外部端子部２のテストモードセレ
クト端子ＴＭＳは集積回路ＩＣ１及びＩＣ２のテストモ
ードセレクト端子ＴＭＳに接続されており、テストモー
ドセレクト端子ＴＭＳの論理レベルに応じて集積回路Ｉ
Ｃ１及びＩＣ２をテストモードに設定するように構成さ
れている。図２は本発明の実施例による集積回路の内部
構成を示すブロック図である。
【００２５】この集積回路ＩＣ１及びＩＣ２では図７に
示した従来の集積回路に設けられていたテストインタフ
ェースＴＩＦを省略し、シリアルインタフェースＳＩＦ
からテストデータを入力する。そのため、Ｂ／Ｓ制御回
路がテストモードセレクト端子ＴＭＳの論理レベルに応
じてスイッチング回路ＳＷ１，ＳＷ２を切換え、通常動
作モード時にシリアルインタフェースＳＩＦから入力さ
れたデータを通常信号処理回路に送出し、テストモード
時にシリアルインタフェースＳＩＦから入力されたデー
タをＢ／ＳセルＢＣ１〜ＢＣ８に送出する。なお、通常
信号処理回路は複数のレジスタで構成されており、例え
ば集積回路ＩＣ１及びＩＣ２のモード設定、パラメータ
設定等の通常動作モード時のデータの処理を行う回路で
ある。
【００２６】ここで、集積回路ＩＣ１及びＩＣ２のモー
ド変化を図３の状態遷移図に示す。すなわち、通常動作
モードにおいてテストモードセレクト端子ＴＭＳを
「Ｈ」レベルに制御することによりテストモードに遷移
させ、この状態でチップセレクト端子ＣＳを「Ｌ」レベ
ルに制御することにより、集積回路をホールドモードに
遷移させることができる。このホールドモードにおいて
は、集積回路の状態は変化せず、パラレル入力端子ＰＩ
及びパラレル出力端子ＰＯは前の状態を保持する。
【００２７】以下、図１〜図３を参照しながら、本発明
の実施例による集積回路装置の検査システムとの動作を
説明する。まず、検査装置６は外部通信バス８、外部バ
スインタフェース７を介してマイコンＣＯＭをＢ／Ｓモ
ードにする。マイコンＣＯＭはＢ／Ｓモードになると、
通常動作モードの動作を停止する。
【００２８】次に、検査装置６は第１の双方向通信バス
５を介して外部端子部２のセレクト端子ＳＥＬを「Ｈ」
レベルとすることにより、外部端子部２の各端子を集積
回路ＩＣ１及びＩＣ２のシリアルインタフェースＳＩＦ
に接続する。このとき、マイコンＣＯＭは集積回路ＩＣ
１及びＩＣ２から切り離される。この状態において、外
部端子部２のチップセレクト端子ＣＳＡを「Ｈ」レベル
とすることにより集積回路ＩＣ１を選択し、さらにテス
トモードセレクト端子ＴＭＳを「Ｈ」レベルに制御する
ことによって集積回路ＩＣ１をテストモードに遷移させ
る。
【００２９】ここで、テストモードとなった集積回路Ｉ
Ｃ１のシリアル入力端子ＳＩにテストデータを入力する
ために命令コード（ＥＸＴＥＳＴ）を入力し、これに続
いて集積回路ＩＣ１のシリアル入力端子ＳＩからパラレ
ル出力端子ＰＯに４ビットのテストデータ「００００」
を設定するためのデータ「００００１１１１」を入力
し、クロック端子ＳＣＫに入力されたクロックに基づい
てＢＣ１〜ＢＣ８に転送する。この時、集積回路ＩＣ１
のパラレル出力端子ＰＯにテストデータ「００００」が
現れる。なお、データ「００００１１１１」の後半の４
ビットはテストに用いないので、これ以外の任意のパタ
ーンでもよい。
【００３０】この状態において、外部端子部２のチップ
セレクト端子ＣＳＡを「Ｌ」レベルとすることによって
集積回路ＩＣ１をホールドモードに制御する。この状態
では集積回路ＩＣ１の状態は変化せず、パラレル出力端
子ＰＯはテストデータ「００００」を保持することにな
る。次に、外部端子部２のチップセレクト端子ＣＳＢを
「Ｈ」レベルとすることによって集積回路ＩＣ２を選択
し、さらにテストモードセレクト端子ＴＭＳを「Ｈ」レ
ベルに制御することにより、集積回路ＩＣ２をテストモ
ードに制御する。
【００３１】ここで、テストモードとなった集積回路Ｉ
Ｃ２のシリアル入力端子ＳＩにテストデータを入力する
ための命令コード（ＥＸＴＥＳＴ）を入力し、さらに集
積回路ＩＣ２のパラレル入力端子ＰＩにおいて、集積回
路ＩＣ１のパラレル出力端子ＰＯのテストデータ「００
００」を捕捉する。これに続いて集積回路ＩＣ２のシリ
アル入力端子ＳＩから適当な８ビットのデータを入力
し、クロック端子ＳＣＫに入力されたクロックに基づい
てＢＣ１〜ＢＣ８に転送する。これにより、集積回路Ｉ
Ｃ２のパラレル入力端子ＰＩにおいて捕捉されたテスト
データ「００００」を集積回路ＩＣ２のシリアル出力端
子ＳＯから取り出し、はじめに集積回路ＩＣ１のシリア
ル入力端子ＳＩから入力されたテストデータ「０００
０」と比較する。
【００３２】さらに、新たにテストデータを「１１１
１」として上述のテストモードを繰り返す。この結果、
はじめに集積回路ＩＣ１に入力したテストデータ「００
００」及び「１１１１」と集積回路ＩＣ２のシリアル出
力端子ＳＯから出力されたデータとの比較結果を得るこ
とができ、この比較結果に差異があれば、差異のデータ
に対応した信号線に結線不良等の異常があることが分か
る。
【００３３】このように、検査対象としての集積回路Ｉ
Ｃ１及びＩＣ２のシリアル通信用のシリアルインタフェ
ースＳＩＦを用いて検査用のテストデータを送受すると
共に、外部端子部２のチップセレクト端子ＣＳＡ及びＣ
ＳＢによってそれぞれの集積回路ＩＣ１及びＩＣ２を別
々に動作させることにより、シリアルインタフェースＳ
ＩＦとは別にテスト用のインタフェースＴＩＦを設ける
ことなく、結線状態を検査することができ、その分集積
回路ＩＣ１及びＩＣ２の構成を簡略化することができ
る。
【００３４】以上の構成によれば、集積回路ＩＣ１及び
ＩＣ２のシリアル通信用のシリアルインタフェースＳＩ
Ｆを集積回路ＩＣ１及びＩＣ２の動作状態、部品不良及
び端子接続不良等の検査用として兼用するようにしたこ
とにより、検査用として集積回路ＩＣ１及びＩＣ２の端
子の増設を最小限に止めることができると共に、既存の
集積回路間のバス（例えばマイコンのシリアルインタフ
ェース）をそのまま用いることができる。したがって、
一段と簡易な構成で接続不良等の検査を行うことがで
き、これにより配線構成を削減し得ると共に、既存の回
路パターンを流用し得る等、簡単な設計変更で接続状態
の検査に対応した集積回路装置を実現できる。
【００３５】なお、前記実施例においては、シリアル通
信用のシリアルインタフェースＳＩＦを検査用として兼
用した集積回路ＩＣ１及びＩＣ２を用いた場合について
述べたが、本発明はこれに限らず従来のＢ／Ｓ方式に対
応した集積回路ＩＣ１１（図９）を混在させて用いるよ
うにしてもよい。すなわち、図４に示すように、集積回
路ＩＣ１及びＩＣ２に加えて従来のＢ／Ｓ方式に対応し
た集積回路ＩＣ１１（図８の集積回路ＩＣ１１と同様）
を接続した場合、当該集積回路ＩＣ１１のテストインタ
フェースＴＩＦを集積回路ＩＣ１及びＩＣ２のシリアル
インタフェースＳＩＦに接続された共通バスに接続する
ことにより、上述の場合と同様にして集積回路ＩＣ１、
ＩＣ２及びＩＣ１１の動作状態、部品不良及び端子接続
不良等を検出することができる。
【００３６】また、前記の実施例においては、外部端子
部２及びセレクタ３を用いて外部の検査装置６によって
集積回路ＩＣ１等を制御し検査するようにしたが、本発
明はこれに限らず、マイコンＣＯＭから同様の制御信号
を送出することによって自己検査するようにしてもよ
い。なお、本発明は前記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
それらを本発明の範囲から排除するものではない。例え
ば、本発明は入出力を兼用する端子を備えた集積回路、
パラレル入力端子を有しない集積回路等にも適用可能で
ある。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、集積回路のシリアル入出力端子をテストデータ
の入出力端子として兼用して集積回路の接続状態を検査
するようにしたので、一段と簡易な構成の集積回路装置
を実現できる。
【図面の簡単な説明】
【図１】本発明の実施例による集積回路装置の検査シス
テムの構成を示すブロック図である。
【図２】本発明の実施例による集積回路の内部構成を示
すブロック図である。
【図３】本発明の実施例による集積回路の状態遷移図で
ある。
【図４】本発明の他の実施例による集積回路装置の構成
を示すブロック図である。
【図５】集積回路の構成を示す説明図である。
【図６】複数の集積回路及びマイコンの接続状態を示す
接続図である。
【図７】従来のＢ／Ｓ用集積回路の構成を示す説明図で
ある。
【図８】従来のＢ／Ｓ用集積回路の内部構成を示す説明
図である。
【図９】従来のＢ／Ｓ方式の説明図である。
【符号の説明】
１，１０ 集積回路装置 ＣＯＭ マイコン ＩＣ１，ＩＣ２ 集積回路 ＴＭＳ テストモードセレクト端子 ＰＩ パラレル入力端子 ＰＯ パラレル出力端子 ＳＩ シリアル入力端子 ＳＯ シリアル出力端子 ＣＳ チップセレクト端子 ＢＣ１〜ＢＣ８ Ｂ／Ｓセル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 督也 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 所定のデータを少なくとも入力又は出力
    するデータ入出力端子と、シリアル通信用のシリアル入
    力端子及びシリアル出力端子と、クロック端子と、チッ
    プセレクト端子とをそれぞれ有する第１及び第２の集積
    回路を有し、前記第１の集積回路のデータ入出力端子及
    び該データ入出力端子に対応する前記第２の集積回路の
    データ入出力端子間で前記データを送受する集積回路装
    置において、（ａ）前記第１及び第２の集積回路をそれ
    ぞれテストモードに設定する前記第１及び第２の集積回
    路にそれぞれ設けられたテストモードセレクト端子と、
    （ｂ）前記第１及び第２の集積回路の前記データ入出力
    端子にそれぞれ対応して前記第１及び第２の集積回路に
    それぞれ設けられたバウンダリスキャンセルとを備え、 テストモード時、前記第１の集積回路の前記シリアル入
    出力端子から前記第１の集積回路のバウンダリスキャン
    セルに所定のテストデータを入力し、前記第１の集積回
    路のデータ入出力端子から前記第２の集積回路のデータ
    入出力端子に前記テストデータを送出し、前記第２の集
    積回路のデータ入出力端子に対応して設けられたバウン
    ダリスキャンセルから前記テストデータを読み出すこと
    により前記第１及び第２の集積回路の接続状態を検査す
    るようにしたことを特徴とする集積回路装置。
  2. 【請求項２】 所定のデータを少なくとも入力又は出力
    するデータ入出力端子と、シリアル通信用のシリアル入
    力端子及びシリアル出力端子と、クロック端子と、チッ
    プセレクト端子とをそれぞれ有する第１及び第２の集積
    回路を有し、前記第１の集積回路のデータ入出力端子及
    び該データ入出力端子に対応する前記第２の集積回路の
    データ入出力端子間で前記データを送受する集積回路装
    置の検査方法において、（ａ）前記第１及び第２の集積
    回路をそれぞれテストモードに設定するテストモードセ
    レクト端子を前記第１及び第２の集積回路にそれぞれ設
    け、（ｂ）前記第１及び第２の集積回路の前記データ入
    出力端子にそれぞれ対応してバウンダリスキャンセルを
    前記第１及び第２の集積回路にそれぞれ設け、（ｃ）前
    記第１の集積回路の前記シリアル入出力端子から前記第
    １の集積回路のバウンダリスキャンセルに所定のテスト
    データを入力するステップと、（ｄ）前記第１の集積回
    路のデータ入出力端子から前記第２の集積回路のデータ
    入出力端子に前記テストデータを送出するステップと、
    （ｅ）前記第２の集積回路のデータ入出力端子に対応し
    て設けられたバウンダリスキャンセルから前記テストデ
    ータを読み出すステップとを有することを特徴とする集
    積回路装置の検査方法。
JP4160006A 1992-01-31 1992-05-28 集積回路装置及びその検査方法 Pending JPH05273307A (ja)

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