JPH05322989A - 電子装置検査システム - Google Patents

Abstract

(57)【要約】 【目的】 ディジタル集積回路のアナログ端子及びアナ
ログ集積回路に対してもバウンダリスキャン方式による
テストを可能にする。 【構成】 マルチプレクサＭＵＸ２は、テストモードに
設定された時に内部回路の入力をオープン状態もしくは
適当な電圧が印加される状態にし、通常モードでは入力
端子ＰＩｉから入力されたデータをそのまま内部回路に
入力するように制御される。つまり、マルチプレクサＭ
ＵＸ２はテストモードに設定された時に、入力端子ＰＩ
ｉから入力されるテストデータが内部回路に印加されな
いようにする。テスト信号によりアナログ集積回路の内
部が破壊される恐れがなくなるので、アナログ集積回路
に対してもバウンダリスキャン方式によるテストを行う
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子装置を構成する複
数の集積回路、特にアナログ集積回路を含む複数の集積
回路の入出力端子の接続状態を検査するシステムに関す
るものである。

【０００２】

【従来の技術】従来、集積回路には図８に示すようにデ
ータのパラレル入力端子ＰＩ及びパラレル出力端子ＰＯ
が設けられており、さらにマイクロコンピュータ又は他
のＩＣとの間でシリアル通信を行うためのシリアルイン
タフェースＳＩＦが設けられている。このシリアルイン
タフェースＳＩＦにおいては、データのシリアル入力端
子ＳＩ、データのシリアル出力端子ＳＯ、通信用のクロ
ック端子ＳＣＫ、及び通信相手の選択用としてのチップ
セレクト端子ＣＳが設けられている。なお、実際の集積
回路では、パラレル入力端子ＰＩ及びパラレル出力端子
ＰＯはこのように規則的に配列されているとは限らない
し、集積回路によっては入出力を兼用する端子も存在す
る。また、パケット入力端子ＰＩを有しない集積回路も
ある。しかし、説明を簡単にするためこのように記載し
た。

【０００３】このような構成の集積回路を複数接続する
場合、図９に示すように第１の集積回路ＩＣＡのパラレ
ル出力端子ＰＯを第２の集積回路ＩＣＢのパラレル入力
端子ＰＩに接続すると共に、シリアルインタフェースＳ
ＩＦのシリアル入力端子ＳＩ、シリアル出力端子ＳＯ及
びクロック端子ＳＣＫを各集積回路ＩＣＡ及びＩＣＢに
対して共通に接続する。また、各集積回路ＩＣＡ及びＩ
ＣＢのチップセレクト端子ＣＳは制御用のマイクロコン
ピュータ（以下、マイコンという）ＣＯＭからそれぞれ
別々に接続され、通信する相手をチップセレクト端子Ｃ
Ｓで選択することにより、時分割通信を行うように構成
されている。

【０００４】ところで、この種の集積回路を接続してデ
ータの送受信を行う場合、各集積回路のパラレル入力端
子ＰＩ、パラレル出力端子ＰＯがそれぞれ確実に接続さ
れているか否かを検査する必要がある。特に、限られた
面積の基板上に多数の集積回路を高密度で配置する場
合、配線処理が複雑になることにより、配線の接続状態
を確実に検査することが一段と困難化するという問題点
があった。

【０００５】この問題点を解決するための一つの方法と
して、いわゆるバウンダリスキャン（Ｂｏｕｎｄａｒｙ
−Ｓｃａｎ：以下、Ｂ／Ｓという）と呼ばれる検査方法
が考えられている（ＩＥＥＥ Ｓｔｄ １１４９．１−
１９９０）。すなわち、図１に示すようにこの種の集積
回路ＩＣ１１は、データのパラレル入力端子ＰＩ及びパ
ラレル出力端子ＰＯとシリアル通信を行うためのシリア
ルインタフェースＳＩＦとを有する構成に加えてＢ／Ｓ
用のテストインタフェースＴＩＦを備えている。

【０００６】このテストインタフェースＴＩＦは外部か
らテストデータをシリアルで入力するテストシリアル入
力端子ＴＳＩと、入力されたテストデータをシリアルで
出力するテストシリアル出力端子ＴＳＯと、テストデー
タ処理用のクロックを入力するテストクロック入力端子
ＴＣＫと、集積回路ＩＣ１１をテストモードに設定する
指令を入力するためのテストモードセレクト端子ＴＭＳ
とを有する。

【０００７】この集積回路ＩＣ１１の内部は図１１に示
すように、パラレル入力端子ＰＩ及び所定のデータ処理
を実行するファンクションロジック（ＦＬＧ）の間に、
パラレル入力端子ＰＩの各入力端子ＰＩ１〜ＰＩ４に対
応してＢ／ＳセルＢＣ１〜ＢＣ４が設けられている。ま
た、パラレル出力端子ＰＯ及び所定のデータ処理を実行
するファンクションロジック（ＦＬＧ）の間に、パラレ
ル出力端子ＰＯの各出力端子ＰＯ５〜ＰＯ８に対応して
Ｂ／ＳセルＢＣ５〜ＢＣ８が設けられている。なお、テ
ストクロック入力端子ＴＣＫ及びテストモードセレクト
端子ＴＭＳは省略した。

【０００８】図１２はＢ／Ｓセルの構成の１例を示すブ
ロック図で、（ａ）は図１１のＢ／ＳセルＢＣ１〜ＢＣ
４に相当する入力セル、（ｂ）は図１１のＢ／ＳセルＢ
Ｃ５〜ＢＣ８に相当する出力セルである。

【０００９】図１２（ａ）において、入力端子ＰＩｉ
（図１１ではｉは１から４までの整数）から入力された
データはファンクションロジック（ＦＬＧ）とマルチプ
レクサＭＵＸの第１入力に送出される。マルチプレクサ
ＭＵＸの第２入力には前段の出力データ（このＢ／Ｓセ
ルがＢＣ１に相当する場合はテストシリアル入力端子Ｔ
ＳＩへの入力データ、ＢＣ２〜ＢＣ４に相当する場合は
それぞれＢＣ１〜ＢＣ３の出力データ）が入力されてい
る。そして、マルチプレクサＭＵＸはテストモードに設
定された時に入力端子ＰＩｉからのデータを取り込んで
ＤフリップフロップＤ−ＦＦに出力し、さらに「ＳＨＩ
ＦＴ ＤＲ」が入力された場合には前段からのデータを
ＤフリップフロップＤ−ＦＦに出力する。そして、この
状態でＤフリップフロップＤ−ＦＦにクロック信号ＣＬ
ＯＣＫ ＤＲを送出すると、ＤフリップフロップＤ−Ｆ
Ｆの出力が次段のＢ／Ｓセルに転送される。

【００１０】次に、図１２（ｂ）において、ファンクシ
ョンロジック（ＦＬＧ）から入力されたデータはマルチ
プレクサＭＵＸの第１入力に入力される。また、前段の
Ｂ／Ｓセルから入力されたデータはＤフリップフロップ
Ｄ−ＦＦを介してマルチプレクサＭＵＸの第２入力に入
力される。マルチプレクサＭＵＸはテストモードに設定
された時にＤフリップフロップＤ−ＦＦの出力を出力端
子ＰＯｊ（図１１ではｊは５から８までの整数）に送出
し、通常モードではファンクションロジック（ＦＬＧ）
から入力されたデータを出力端子ＰＯｊに送出する。Ｄ
フリップフロップＤ−ＦＦの出力は次段（このＢ／Ｓセ
ルがＢＣ８に相当する場合はテストシリアル出力端子Ｔ
ＳＯ、ＢＣ５〜ＢＣ７に相当する場合はＢ／ＳセルＢＣ
６〜ＢＣ８）にも出力される。

【００１１】なお、図示されていないが、図１１の集積
回路ＩＣ１１には「ＳＨＩＦＴ ＤＲ」やクロック信号
ＣＬＯＣＫ ＤＲを発生して各Ｂ／Ｓセルに送出する回
路及び通常モード時にシリアルインタフェースＳＩＦか
ら入力されたデータを処理してファンクションロジック
ＦＬＧのモード設定、パラメータ設定等を行う通常信号
処理回路が設けられている。

【００１２】以上のように構成された集積回路ＩＣ１１
はテストモード時に以下の各動作を行う。 （１）テストシリアル入力端子ＴＳＩから入力された４
ビットのシリアルデータをＢ／ＳセルＢＣ１〜ＢＣ４に
一旦格納した後、クロック信号ＣＬＯＣＫ ＤＲに基づ
いてＢ／ＳセルＢＣ５〜ＢＣ８に転送し、さらにテスト
シリアル出力端子ＴＳＯから出力する。 （２）入力端子ＰＩ１〜ＰＩ４をからパラレルに入力さ
れた４ビットのデータをＢ／ＳセルＢＣ１〜ＢＣ４に一
旦格納した後、クロック信号ＣＬＯＣＫ ＤＲに基づい
てＢ／ＳセルＢＣ５〜ＢＣ８に転送し、テストシリアル
出力端子ＴＳＯを介してシリアルデータとして出力す
る。 （３）テストシリアル入力端子ＴＳＩから入力された４
ビットのシリアルデータをＢ／ＳセルＢＣ１〜ＢＣ４に
一旦格納した後、クロック信号ＣＬＯＣＫ ＤＲに基づ
いてＢ／ＳセルＢＣ５〜ＢＣ８に転送し、さらにそれぞ
れ対応した出力端子ＰＯ５〜ＰＯ８からパラレルデータ
として出力する。

【００１３】このように、テストインタフェースＴＩＦ
及びＢ／ＳセルＢＣ１〜ＢＣ８を有する集積回路ＩＣ１
１と同様な構成の集積回路ＩＣ１２〜ＩＣ１４をそれぞ
れ図１２に示すように接続し、第１の集積回路ＩＣ１１
のテストシリアル入力端子ＴＳＩにテスト用の４ビット
のシリアルデータであるテストデータＴＤを入力する。
このテストデータＴＤは、図１０に示されている集積回
路ＩＣ１１のパラレル出力端子ＰＯ側に設けられたＢ／
ＳセルＢＣ５〜ＢＣ８に格納され、さらにパラレル出力
端子ＰＯからそれぞれ続く第２の集積回路ＩＣ１２の入
力端子ＰＩに出力される。

【００１４】第２の集積回路ＩＣ１２のパラレル入力端
子ＰＩに入力されたテストデータＴＤは、第２の集積回
路ＩＣ１２のパラレル入力端子ＰＩに対応して設けられ
たＢ／Ｓセル（図１１のＢ／ＳセルＢＣ１〜ＢＣ４と同
様）に格納され、さらに集積回路ＩＣ１２のパラレル出
力端子ＰＯに対応したＢ／Ｓセル（図１１のＢ／Ｓセル
ＢＣ５〜ＢＣ８と同様）に転送され、テストシリアル出
力端子ＴＳＯから出力される。以下、同様にして集積回
路ＩＣ１３及びＩＣ１４においても、それぞれのテスト
シリアル入力端子ＴＳＩ及びテストシリアル出力端子Ｔ
ＳＯを介して入出力される。

【００１５】このようにして集積回路ＩＣ１１のパラレ
ル入力端子ＰＩ及び集積回路ＩＣ１２のパラレル出力端
子ＰＯ間のパラレル信号線を介してテストデータＴＤが
出力されることにより、例えばテストデータＴＤとして
「１１１１」が入力された場合、集積回路ＩＣ１１のパ
ラレル出力端子ＰＯ及び集積回路ＩＣ１２のパラレル入
力端子ＰＩ間のパラレル信号線に断線又は接続不良等が
あれば、第２の集積回路ＩＣ１２のテストシリアル出力
端子ＴＳＯから出力されるシリアルデータは、不良箇所
に対応したデータだけが「０」となり、例えば「１０１
１」等のようなデータとなって出力される。

【００１６】したがって、この出力データに基づいて第
１の集積回路ＩＣ１１及び第２の集積回路ＩＣ１２の接
続状態を検査することができる。なお、実際の集積回路
では、例えば、ＩＣ１１とＩＣ１３も接続されていた
り、ＩＣ１２の出力がＩＣ１１に入力されている場合も
あるが、ここでは説明を簡単にするために、規則的に接
続されている場合を示した。

【００１７】図１４は従来の電子装置検査システムの構
成を示すブロック図である。ここで、図１０及び図１１
との対応部分に同一の符号を付してある。カメラ一体型
ＶＴＲ等の電子装置２０は１つの基板上に２つの集積回
路ＩＣ２１及びＩＣ２２が設けられており、集積回路Ｉ
Ｃ２１のパラレル出力端子ＰＯ及び集積回路ＩＣ２２の
パラレル入力端子ＰＩがそれぞれ接続され、２個の集積
回路ＩＣ２１及びＩＣ２２間でデータを送受するように
構成されている。また、集積回路ＩＣ２１及びＩＣ２２
のそれぞれのシリアルインタフェースＳＩＦはセレクタ
２３、内部通信バス２４を介してマイコンＣＯＭに接続
されており、マイコンＣＯＭと集積回路ＩＣ２１、ＩＣ
２２間でシリアル通信を行うように構成されている。

【００１８】以上のように構成された電子装置２０にお
いて、セレクタ２３には外部端子部２５が接続されてお
り、そのセレクト端子ＳＥＬが「Ｈ」レベルに制御され
たとき、セレクタ２３は図１３に破線で示すようにマイ
コンＣＯＭから外部端子部２５側に切り替わるように構
成されている。また、外部端子部２５には第１の双方向
通信バス２６を介して検査装置２７が接続されており、
検査装置２７が外部端子部２５に対して各種制御データ
の送信を行い、かつ、外部端子部２５を介して電子装置
２０の内部通信バス２４に対して直接テストデータの送
受信を行うように構成されている。

【００１９】さらに、マイコンＣＯＭには外部バスイン
タフェース２８が接続されており、外部バスインタフェ
ース２８には外部通信バス（第２の双方向通信バス）２
９を介して検査装置２７が接続されている。外部通信バ
ス２９は、従来、電子装置２０のリモコン制御、集積回
路ＩＣ２１及びＩＣ２２のモード設定、パラメータ設定
等に用いるデータの送受信に用いられていたもので、こ
こでは検査装置２７がマイコンＣＯＭにテストを行うこ
とを知らせるために用いている。この外部バスインタフ
ェース２８及び外部通信バス２９としては、例えば、本
出願人の提案したＬＡＮＣ（Ｌｏｃａｌ Ａｐｐｌｉｃ
ａｔｉｏｎ Ｃｏｎｔｒｏｌ ＢｕｓＳｙｓｔｅｍ：登
録商標）と呼ばれるものがある。ＬＡＮＣの詳細につい
ては、例えば、特開昭６１−１４７６８７号公報に記載
されているので、ここでは説明しない。

【００２０】図１４において、検査装置２７により外部
端子部２５のセレクト端子ＳＥＬが「Ｈ」レベルに制御
されたとき、セレクタ２３は破線で示すようにマイコン
ＣＯＭから外部端子部２５側に切り替わる。この状態に
おいては、外部端子部２５のテストシリアル出力端子Ｔ
ＳＯ、テストシリアル入力端子ＴＳＩ及びテストクロッ
ク端子ＴＣＫが集積回路ＩＣ２１及びＩＣ２２のそれぞ
れのシリアルインタフェースＳＩＦのシリアル入力端子
ＳＩ、シリアル出力端子ＳＯ及びクロック入力端子ＳＣ
Ｋに接続される。

【００２１】また、この時、外部端子部２５のチップセ
レクト端子ＣＳＡは集積回路ＩＣ２１のチップセレクト
端子ＣＳに接続され、さらに外部端子部２５のチップセ
レクト端子ＣＳＢは集積回路ＩＣ２２のチップセレクト
端子ＣＳに接続される。これら２つのチップセレクト端
子ＣＳＡ及びＣＳＢを用いて集積回路ＩＣ２１及びＩＣ
２２を別々に動作させることにより、シリアルインタフ
ェースに接続される内部通信バス２４において、集積回
路ＩＣ２１及びＩＣ２２のそれぞれのシリアル出力端子
ＳＯからのデータが同時に出力されないように構成され
ている。

【００２２】ここで、外部端子部２５のテストモードセ
レクト端子ＴＭＳは集積回路ＩＣ２１及びＩＣ２２のテ
ストモードセレクト端子ＴＭＳに接続されており、テス
トモードセレクト端子ＴＭＳの論理レベルに応じて集積
回路ＩＣ２１及びＩＣ２２をテストモードに設定するよ
うに構成されている。このテストモードにおいては、集
積回路ＩＣ２１のシリアル入力端子ＳＩに入力されたテ
ストデータはＢ／ＳセルＢ／ＳセルＢＣ１〜ＢＣ４（図
示せず）からＢＣ５〜ＢＣ８に転送され、パラレル出力
端子ＰＯから集積回路ＩＣ２２のパラレル入力端子ＰＩ
に送出される。そして、集積回路ＩＣ２２のパラレル入
力端子ＰＩに入力されたテストデータはＢ／ＳセルＢＣ
１〜ＢＣ４からＢ／ＳセルＢＣ５〜ＢＣ８（図示せず）
に転送され、シリアル出力端子ＳＯから出力するように
構成されている。

【００２３】この検査システムでは、集積回路ＩＣ２１
及びＩＣ２２にテストインタフェースＴＩＦを設けず、
シリアルインタフェースＳＩＦからテストデータを入力
する。そのため、通常モード時にシリアルインタフェー
スＳＩＦから入力されたデータを通常信号処理回路に送
出し、テストモード時にシリアルインタフェースＳＩＦ
から入力されたデータをＢ／Ｓセルに送出するためのス
イッチング回路が必要であるが、テストインタフェース
ＴＩＦが省略されているので、集積回路の構成が簡略化
されている。

【００２４】

【発明が解決しようとする課題】しかしながら、前記従
来の電子装置検査システムはアナログ集積回路のテスト
に使用することができないという問題点があった。すな
わち、図１２（ａ）に示したように入力側のＢ／Ｓセル
では、入力端子ＰＩｉのテストデータがファンクション
ロジック（ＦＬＧ）に入力されている。アナログ集積回
路ではこのファンクションロジック（ＦＬＧ）に相当す
る内部回路は、例えば２．５Ｖ±０．５Ｖ程度の電圧で
動作するのに対して、テストデータはＶｃｃとＧＮＤと
の間、例えば５Ｖの振幅を有するので、テストデータが
内部回路を破壊してしまう恐れがある。

【００２５】同様に、Ａ／ＤコンバータやＤ／Ａコンバ
ータを内蔵したディジタル集積回路等のようなアナログ
端子を有するディジタル集積回路に対して、そのアナロ
グ端子の接続状態の検査に使用することができないとい
う問題点があった。そのため、前記従来の電子装置検査
システムはＡＶ機器等、アナログ集積回路とディジタル
集積回路が混在している電子装置のテストに使用するこ
とができなかった。

【００２６】本発明は、前記問題点を解決して、ディジ
タル集積回路のアナログ端子及びアナログ集積回路に対
してもＢ／Ｓ方式によるテストを可能にする電子装置検
査システムを提供することを目的とするものである。

【００２７】

【課題を解決するための手段】前記問題点を解決するた
めに、本発明は、電子装置を構成する複数の集積回路の
入出力端子間の接続状態をＢ／Ｓ方式を用いて検査する
システムにおいて、複数の集積回路中、少なくともアナ
ログ集積回路のＢ／Ｓセル及びディジタル集積回路のア
ナログ端子のＢ／Ｓセルにはテストモード時にテスト信
号がアナログ集積回路の内部に印加されないようにする
回路を設けたものである。

【００２８】

【作用】本発明によれば、以上のように電子装置検査シ
ステムを構成したので、テストモード時には、少なくと
もアナログ集積回路の内部にはテスト信号が印加されな
くなる。その結果、テスト信号によりアナログ集積回路
の内部が破壊される恐れがなくなる。したがって、Ｂ／
Ｓ方式による検査をディジタル集積回路のアナログ端子
及びアナログ集積回路にも適用することができる。

【００２９】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例における
Ｂ／Ｓセルの構成を示すブロック図であり、（ａ）は入
力セル、（ｂ）は出力セルを示す。ここで、図１２との
対応部分には同一の番号を付してある。

【００３０】図１（ａ）において、入力端子ＰＩｉから
入力されたデータはマルチプレクサＭＵＸ１の第１入力
とマルチプレクサＭＵＸ２の第１入力に送出される。マ
ルチプレクサＭＵＸ１の第２入力には前段の出力データ
（このＢ／Ｓセルが図１１のＢＣ１に対応する場合は、
テストシリアル入力端子ＴＳＩ、ＢＣ２〜ＢＣ４に対応
する場合はそれぞれＢＣ１〜ＢＣ３の出力）が入力され
ている。そして、マルチプレクサＭＵＸ１はテストモー
ドに設定された時に入力端子ＰＩｉからのデータを取り
込んでＤフリップフロップＤ−ＦＦに出力する。また、
「ＳＨＩＦＴＤＲ」が入力された場合には前段からのデ
ータをＤフリップフロップＤ−ＦＦに出力する。そし
て、この状態でＤフリップフロップＤ−ＦＦにクロック
信号ＣＬＯＣＫ ＤＲを入力すると、Ｄフリップフロッ
プＤ−ＦＦの出力が次段のＢ／Ｓセルに転送される。以
上の動作は図１２（ａ）に示した従来の入力セルと同じ
である。

【００３１】また、マルチプレクサＭＵＸ２の第２入力
はオープン状態もしくは内部回路を破壊しない程度の適
当な電圧に接続されている。そして、テストモードに設
定された時に内部回路の入力をオープン状態もしくは適
当な電圧が印加される状態にし、通常モードでは入力端
子ＰＩｉから入力されたデータをそのまま内部回路に入
力するように制御される。すなわち、マルチプレクサＭ
ＵＸ２はテストモードに設定された時に、入力端子ＰＩ
ｉと内部回路を切り離す機能を持っている。

【００３２】次に、図１（ｂ）において、内部回路から
入力されたデータはマルチプレクサＭＵＸ３の第１入力
に入力される。また、前段のＢ／Ｓセルから入力された
データはＤフリップフロップＤ−ＦＦを介してマルチプ
レクサＭＵＸ３の第２入力に入力される。マルチプレク
サＭＵＸ３はテストモードに設定された時にＤフリップ
フロップＤ−ＦＦの出力を出力端子ＰＯｊに送出し、通
常モードでは内部回路から入力されたデータを出力端子
ＰＯｊに送出する。ＤフリップフロップＤ−ＦＦの出力
は次段（このＢ／Ｓセルが図１１のＢＣ８に対応する場
合は、テストシリアル出力端子ＴＳＯ、ＢＣ５〜ＢＣ７
に対応する場合はＢ／ＳセルＢＣ６〜ＢＣ８）にも出力
される。すなわち、この出力セルでは、マルチプレクサ
ＭＵＸ３が通常モード時に内部回路から入力されたアナ
ログデータをそのまま通過させるアナログスイッチとし
て機能する点が、図１２（ｂ）に示したマルチプレクサ
ＭＵＸと相違する。

【００３３】以上説明したＢ／Ｓセルが従来のＢ／Ｓセ
ルと異なる点は以下の通りである。すなわち、図１
（ａ）の入力セルではテストモード時に入力端子ＰＩｉ
と内部回路を切離すことにより、テストデータが内部回
路を破壊することを防止する機能が付加されている。ま
た、図１（ｂ）の出力セルでは通常モード時に内部回路
から入力されたアナログデータをそのまま通過させるこ
とによりアナログ集積回路としての動作を妨げないよう
にする機能が付加されている。

【００３４】図２は本発明の実施例に係る電子装置検査
システムの構成を示すブロック図である。カメラ一体型
ＶＴＲ等の電子装置１は１つの基板上に複数の集積回路
が設けられており、ここでは集積回路ＩＣ１〜ＩＣ３の
み示してある。これらはいずれもアナログ集積回路であ
る。集積回路ＩＣ１のパラレル出力端子ＰＯと集積回路
ＩＣ２のパラレル入力端子ＰＩが接続され、集積回路Ｉ
Ｃ２のパラレル出力端子ＰＯと集積回路ＩＣ３のパラレ
ル入力端子ＰＩが接続されており、これらの集積回路Ｉ
Ｃ１〜ＩＣ３間でデータを送受信するように構成されて
いる。また、集積回路ＩＣ１〜ＩＣ３のそれぞれのシリ
アルインタフェースＳＩＦは内部通信バス２を介してマ
イコンＣＯＭに接続されており、マイコンＣＯＭと集積
回路ＩＣ１〜ＩＣ３間でシリアル通信を行うように構成
されている。なお、集積回路ＩＣ１〜ＩＣ３に設けられ
たＢ／ＳセルＢＣ１〜ＢＣ８は図１１と同じ番号が付し
てあるが、勿論これらは図１に示したように構成されて
いる。

【００３５】以上のように構成された電子装置１におい
て、マイコンＣＯＭは外部バスインタフェース３及び外
部通信バス４を介して検査装置５に接続されている。外
部バスインタフェース３及び外部通信バス４は従来例に
おいて説明したＬＡＮＣ等、電子装置１のリモコン制
御、集積回路ＩＣ１〜ＩＣ３のモード設定、パラメータ
設定等に用いられているもので、ここでは検査装置５が
マイコンＣＯＭにテストデータの送受信、コマンドの送
信等を行う。

【００３６】図３は本発明の実施例において検査装置が
マイコンＣＯＭに送出するデータの構成図であり、Ｂ／
Ｓデータを書込む集積回路を指定するＩＣ指定コマン
ド、集積回路のＢ／Ｓセルに書込むＢ／Ｓデータのデー
タ長、Ｂ／Ｓデータ及びＢ／Ｓモード設定コマンドから
構成されている。図４は本発明の実施例におけるマイコ
ンのＲＡＭの構成図であり、図３に示したＢ／Ｓモード
設定コマンド、Ｂ／Ｓデータ長及びＩＣ指定コマンドを
格納するコマンドエリアＣＡ、検査装置から入力され集
積回路へ出力されるＢ／Ｓデータを格納する出力データ
エリアＤＡ１及び集積回路から入力されたＢ／Ｓデータ
を格納する入力データエリアＤＡ２を有する。

【００３７】図５は本発明の実施例における検査手順の
フロー図、図６及び図７は図５の各ステップにおける集
積回路の状態を示す説明図である。ここで、図５の集積
回路ＩＣ１〜ＩＣ３のＢ／Ｓセルの配置は図２と同じで
ある。以下、図１〜図７を参照しながら、集積回路ＩＣ
１のパラレル出力端子ＰＯと集積回路ＩＣ２のパラレル
入力端子ＰＩの接続状態、集積回路ＩＣ２のパラレル出
力端子ＰＯと集積回路ＩＣ３のパラレル入力端子ＰＩの
接続状態を順次検査する場合の手順について説明する。

【００３８】まず、検査装置５は外部通信バス４及び外
部バスインタフェース３を介してマイコンＣＯＭをＢ／
Ｓモードにする。マイコンＣＯＭはＢ／Ｓモードになる
と、通常動作を停止する。また、テストモードセレクト
端子ＴＭＳを「Ｈ」にして集積回路ＩＣ１〜ＩＣ３をテ
ストモードに設定する。そして、Ｂ／Ｓモード設定コマ
ンド待機状態となる。

【００３９】次に、検査装置５はマイコンＣＯＭに図２
に示したデータを送出する。マイコンＣＯＭはデータを
受信すると、ＩＣ指定コマンド、Ｂ／Ｓデータ長及びＢ
／Ｓモード設定コマンドをＲＡＭのコマンドエリアＣＡ
に格納し、Ｂ／Ｓデータを出力データエリアＤＡ１に格
納する（図５のステップＳ１）。ここでは、Ｂ／Ｓデー
タは集積回路ＩＣ１のパラレル出力端子ＰＯにテストデ
ータ「１１１１」を設定するためのデータＰ1 ＝「１１
１１００００」であり、ＩＣ指定コマンドは集積回路Ｉ
Ｃ１を指定するコマンドであり、Ｂ／Ｓモード設定コマ
ンドは出力データエリアＤＡ１に格納されたＢ／Ｓデー
タを集積回路に送出し、集積回路から読出されたデータ
を入力データエリアＤＡ２に格納することを指令するコ
マンドである。この時、集積回路ＩＣ１〜ＩＣ３には通
常のモードにおいて格納されたデータが残っている（図
６（ａ）の＊印）。

【００４０】次に、マイコンＣＯＭはコマンドエリアＣ
Ａに格納したＩＣ指定コマンドを読み、チップセレクト
端子ＣＳＡを「Ｈ」レベルとすることにより集積回路Ｉ
Ｃ１を選択する。そして、ＲＡＭの出力データエリアＤ
Ａ１からデータ「１１１１００００」を読出し、集積回
路ＩＣ１のシリアル入力端子ＳＩに送信する。この時、
集積回路ＩＣ１のシリアル出力端子ＳＯからデータ「＊
＊＊＊＊＊＊＊」が読み出され、マイコンＣＯＭの入力
データエリアＤＡ２に格納される（図５のステップＳ
２）。入力されたデータ「１１１１００００」は図６
（ｂ）に示すように、前半の４ビットであるテストデー
タ「１１１１」が集積回路ＩＣ１のパラレル出力端子Ｐ
Ｏに接続されたＢ／ＳセルＢＣ５〜ＢＣ８に格納される
ので、パラレル出力端子ＰＯにテストデータ「１１１
１」が現れる。後半の４ビットのデータ「００００」は
テストに使用しないので、これ以外の任意のパターンで
よい。シリアル入力端子ＳＩへの送出が終わると、チッ
プセレクト端子ＣＳＡを「Ｌ」レベルにする。チップセ
レクト端子ＣＳＡを「Ｌ」レベルとすることによって集
積回路ＩＣ１をホールドモードに制御する。このモード
では集積回路ＩＣ１の状態は変化せず、パラレル出力端
子ＰＯのデータはテストデータ「１１１１」を保持す
る。

【００４１】次に、検査装置５はマイコンＣＯＭに図３
に示したデータを送出する。マイコンＣＯＭはデータを
受信すると、ステップＳ１と同様に各データをコマンド
エリアＣＡまたは出力データエリアＤＡ１に格納する
（図５のステップＳ３）。ここでは、Ｂ／Ｓデータは集
積回路ＩＣ２のパラレル出力端子ＰＯにテストデータ
「１１１１」を設定するためのデータＰ２＝「１１１１
００００」であり、ＩＣ指定コマンドは集積回路ＩＣ２
を指定するコマンドである。この時、データＰ２はステ
ップＳ１で出力データエリアＤＡ１に格納したデータＰ
１に上書きしてもよいし、出力データエリアＤＡ１の別
のアドレスに格納してもよい。本実施例では、ＲＡＭを
節約するために上書きした。

【００４２】次に、マイコンＣＯＭはＩＣ指定コマンド
を読み、チップセレクト端子ＣＳＢを「Ｈ」レベルとす
ることにより集積回路ＩＣ２を選択する。そして、集積
回路ＩＣ２のパラレル入力端子ＰＩにおいて、集積回路
ＩＣ１のパラレル出力端子ＰＯのテストデータ「１１１
１」を捕捉する（図５のステップＳ４、図６（ｃ））。

【００４３】そして、集積回路ＩＣ２のシリアル入力端
子ＳＩにデータ「１１１１００００」を入力する。この
時、集積回路ＩＣ２のシリアル出力端子ＳＯからデータ
「＊＊＊＊１１１１」を読み出し、マイコンＣＯＭの入
力データエリアＤＡ２に格納する（図５のステップＳ
５、図７（ａ））。すなわち、このステップでは集積回
路ＩＣ１のパラレル出力端子ＰＯと集積回路ＩＣ２のパ
ラレル入力端子ＰＩの接続状態を検査するデータＰ１の
読出しと集積回路ＩＣ２のパラレル出力端子ＰＯと集積
回路ＩＣ３のパラレル入力端子ＰＩの接続状態を検査す
るデータＰ２の書込みが同時に行われる。次に、チップ
セレクト端子ＣＳＢを「Ｌ」レベルにすることによっ
て、集積回路ＩＣ２をホールドモードにする。

【００４４】マイコンＣＯＭの入力データエリアＤＡ２
に格納されたデータ「＊＊＊＊１１１１」の後半の４ビ
ットを図５のステップＳ１で出力データエリアＤＡ１に
格納したデータ「１１１１００００」の前半の４ビット
と比較することにより、集積回路ＩＣ１のパラレル出力
端子ＰＯと集積回路ＩＣ２のパラレル入力端子ＰＩの接
続状態を検査する（図５のステップＳ６）。この比較は
マイコンＣＯＭが行っても検査装置５が行ってもよい
が、マイコンＣＯＭで行うように構成すると集積回路の
構成を変更した場合にマイコンＣＯＭのプログラムを変
更しなければならないのに対し、検査装置５で比較を行
う場合は、入力データエリアＤＡ２の内容を外部バスイ
ンタフェース３を通して検査装置５に読込むので、検査
装置５のプログラムを変更するだけで対応することがで
きる。

【００４５】次に、検査装置５はマイコンＣＯＭに図３
に示したデータを送出する。マイコンＣＯＭはデータを
受信すると、各データをコマンドエリアＣＡ及び出力デ
ータエリアＤＡ１に格納する（図５のステップＳ７）。
ここでは、Ｂ／Ｓデータは集積回路ＩＣ３のパラレル出
力端子ＰＯにテストデータ「１１１１」を設定するため
のデータＰ３＝「１１１１００００」であり、ＩＣ指定
コマンドは集積回路ＩＣ３を指定するコマンドである。

【００４６】次に、マイコンＣＯＭはＩＣ指定コマンド
を読み、チップセレクト端子ＣＳＣを「Ｈ」レベルとす
ることにより集積回路ＩＣ３を選択する。そして、集積
回路ＩＣ３のパラレル入力端子ＰＩにおいて、集積回路
ＩＣ２のパラレル出力端子ＰＯのテストデータ「１１１
１」を捕捉する（図５のステップＳ８、図７（ｂ））。

【００４７】そして、集積回路ＩＣ３のシリアル入力端
子ＳＩにデータＰ３＝「１１１１００００」を入力す
る。この時、集積回路ＩＣ３のシリアル出力端子ＳＯか
らデータ「＊＊＊＊１１１１」を読み出し、マイコンＣ
ＯＭの入力データエリアＤＡ２に格納する（図５のステ
ップＳ９、図７（ｃ））。すなわち、ここでもステップ
Ｓ５と同様に集積回路ＩＣ２のパラレル出力端子ＰＯと
集積回路ＩＣ３のパラレル入力端子ＰＩの接続状態を検
査するデータＰ２の読み出しと集積回路ＩＣ２のパラレ
ル出力端子ＰＯと例えば集積回路ＩＣ４（図示せず）の
パラレル入力端子ＰＩの接続状態を検査するデータＰ３
の書込みが同時に行われる。

【００４８】マイコンＣＯＭの入力データエリアＤＡ２
に格納されたデータ「＊＊＊＊１１１１」の後半の４ビ
ットを図５のステップＳ３で出力データエリアＤＡ１に
格納したデータ「１１１１００００」の前半の４ビット
と比較することにより、集積回路ＩＣ２のパラレル出力
端子ＰＯと集積回路ＩＣ３のパラレル入力端子ＰＩの接
続状態を検査する（図５のステップＳ１０）。

【００４９】以下、ＩＣ４、ＩＣ５・・・（図示せず）
と順次同様にしてテストを行う。そして、テストデータ
「１１１１」を用いたテストが終了したら、テストデー
タを「００００」として上述のテストモードを繰り返
す。この結果、はじめに集積回路ＩＣ１〜ＩＣ３等に入
力したテストデータ「１１１１」及び「００００」と集
積回路ＩＣ１〜ＩＣ３等のシリアル出力端子ＳＯから出
力されたデータとの比較結果を得ることができ、比較結
果に差異があれば、差異のデータに対応した信号線に接
続不良等の異常があることが分かる。

【００５０】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。例えば、前記実施例はアナログ集積回路に対してＢ
／Ｓを行う場合について説明したが、ディジタル集積回
路のアナログ端子に対しても同様にしてＢ／Ｓを行うこ
とができる。また、前記実施例では検査装置が外部バス
インタフェースを介してマイコンにデータを送出してい
るが、従来例と同様に外部端子部を介して直接内部通信
バスにデータを送出するように構成してもよい。さら
に、図１に示したＢ／Ｓセルをディジタル集積回路のデ
ィジタル入出力端子に設けてもよい。

【００５１】

【発明の効果】以上、詳細に説明したように、本発明に
よればアナログ集積回路及びディジタル集積回路のアナ
ログ端子に対してもＢ／Ｓ方式を用いたテストが可能に
なる。そのため、ＡＶ機器等、アナログ集積回路とディ
ジタル集積回路が混在している電子装置のテストをＢ／
Ｓ方式により行うことができるので、電子装置の製造工
程における生産性が向上する。

【図面の簡単な説明】

【図１】本発明の実施例におけるＢ／Ｓセルの構成を示
すブロック図である。

【図２】本発明の実施例に係る電子装置検査システムの
構成を示すブロック図である。

【図３】本発明の実施例において検査装置がマイコンＣ
ＯＭに送出するデータの構成図である。

【図４】本発明の実施例におけるマイコンのＲＡＭの構
成図である。

【図５】本発明の実施例における検査手順のフロー図で
ある。

【図６】図５の各ステップにおける集積回路の状態を示
す説明図である。

【図７】図５の各ステップにおける集積回路の状態を示
す説明図である。

【図８】集積回路の構成を示す説明図である。

【図９】複数の集積回路及びマイコンの接続状態を示す
接続図である。

【図１０】従来のＢ／Ｓ用集積回路の構成を示す説明図
である。

【図１１】従来のＢ／Ｓ用集積回路の内部構成を示す説
明図である。

【図１２】従来のＢ／Ｓセルの構成を示すブロック図で
ある。

【図１３】複数の集積回路に対してＢ／Ｓを行う場合の
説明図である。

【図１４】従来の電子装置検査システムの構成を示すブ
ロック図である。

【符号の説明】

ＭＵＸ１〜ＭＵＸ３ マルチプレクサ １ 電子装置 ＩＣ１〜ＩＣ３ 集積回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 電子装置を構成する複数の集積回路の入
   出力端子間の接続状態をバウンダリスキャン方式を用い
   て検査するシステムにおいて、 前記複数の集積回路中、少なくともアナログ集積回路の
   バウンダリスキャンセル及びディジタル集積回路のアナ
   ログ端子のバウンダリスキャンセルにはテストモード時
   にテスト信号が該アナログ集積回路の内部回路に印加さ
   れないようにする回路を設けたことを特徴とする電子装
   置検査システム。