JPH05268207A - Frame synchronization system - Google Patents

Frame synchronization system

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JPH05268207A
JPH05268207A JP4004334A JP433492A JPH05268207A JP H05268207 A JPH05268207 A JP H05268207A JP 4004334 A JP4004334 A JP 4004334A JP 433492 A JP433492 A JP 433492A JP H05268207 A JPH05268207 A JP H05268207A
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frame synchronization
parallel
signal sequence
parallel signal
digital signal
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Masayuki Ootawa
雅之 大田和
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NEC Corp
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Abstract

PURPOSE:To prevent the influence of a frequency division clock phase at the time of executing conversion to n-string of parallel signal strings. CONSTITUTION:A parallel converting circuit 1 converts a digital signal string Di into the n-string of parallel signal strings in accordance with an input clock C1 so as to transmit them to signal lines 101-10n and also to output a frequency division clock C2. Frame synchronizing circuits 11-1n are provided so as to respectively correspond to the n-kinds of frame synchronization pattern arrangements of the parallel signal strings, respectively receive the parallel signal and the frequency division clock C2 and transmit frame synchronization establishment information S1-Sn at the time of establishing a frame synchronization. A phase detecting circuit 3 outputs phase information A1 such as the digital signal string and the frequency division clock C2 in accordance with frame synchronization establishment information from the frame synchronizing circuit, where the frame synchronization is established, and with the input clock. The parallel converting circuit 2 converts the digital signal string Di into the n-number parallel signal strings being prescribed arrangements accordance with phase information A1 and the input clock C1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はフレーム同期システムに
関し、特に複数のデータからなるフレーム同期パターン
を含むディジタル信号列に対し、フレーム同期を確立し
てn列(nは2以上の整数)の並列信号列として送出す
るフレーム同期システムに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame synchronization system, and in particular, it establishes frame synchronization for a digital signal sequence including a frame synchronization pattern composed of a plurality of data and parallels n columns (n is an integer of 2 or more) in parallel. The present invention relates to a frame synchronization system for transmitting as a signal train.

【0002】[0002]

【従来の技術】図4は、ディジタル信号列をn列(nは
2以上の整数)の並列信号列に変換して出力する従来の
フレーム同期システムを示すブロック図である。
2. Description of the Related Art FIG. 4 is a block diagram showing a conventional frame synchronization system for converting a digital signal train into n (where n is an integer of 2 or more) parallel signal trains for output.

【0003】並列変換回路21は、入力するディジタル
信号列Diおよびこのディジタル信号列に同期する入力
クロックC1に応じ、ディジタル信号列Diをn分周し
てn列の並列信号列に変換してn列の信号線101〜1
0nへ送出すると共に、分周クロックC2を出力する。
The parallel conversion circuit 21 divides the digital signal sequence Di by n in accordance with the input digital signal sequence Di and the input clock C1 synchronized with this digital signal sequence to convert it into n parallel signal sequences, and then n. Column signal lines 101 to 1
The frequency-divided clock C2 is output while being sent to 0n.

【0004】n個のフレーム同期回路11〜1nは、n
列の信号線101〜10nへ送出される並列信号列のn
通りのフレーム同期パターン配列にそれぞれ対応して設
けられ、n列の信号線101〜10nからの並列信号列
および分周クロックC2をそれぞれ受け、個別のフレー
ム同期が確立したときにフレーム同期確立情報S1〜S
nをそれぞれ送出する。
The n frame synchronization circuits 11 to 1n are n
N of the parallel signal train sent to the signal lines 101 to 10n of the train
When the individual frame synchronization is established, the frame synchronization establishment information S1 is provided when the parallel signal sequences and the divided clocks C2 from the n columns of the signal lines 101 to 10n are respectively provided corresponding to the different frame synchronization pattern arrays. ~ S
n are sent respectively.

【0005】位相検出回路23は、フレーム同期確立情
報S1〜Snにより分周クロックC2の位相を検出し、
所定の配列に並び替えるための並び替え情報A2を生成
し送出する。整列回路22は、並び替え情報A2に応じ
て、n列の信号線101〜10nの並列信号列を並び替
えて所定の配列とし、n列の出力信号線201〜20n
へ送出する。
The phase detection circuit 23 detects the phase of the divided clock C2 from the frame synchronization establishment information S1 to Sn,
Rearrangement information A2 for rearranging into a predetermined arrangement is generated and transmitted. The alignment circuit 22 rearranges the parallel signal trains of the n-column signal lines 101 to 10n into a predetermined array according to the rearrangement information A2, and outputs the n-column output signal lines 201 to 20n.
Send to.

【0006】次に動作を説明する。Next, the operation will be described.

【0007】例えば、フレーム同期パターンがF1,F
2,……,F8のディジタル信号列Diを8列の並列信
号列に変換し、出力信号線201〜208にそれぞれ、
F1,F2,……,F8の所定の配列にして送出するも
のとする。
For example, if the frame synchronization pattern is F1, F
2, ..., F8 digital signal train Di is converted into eight parallel signal trains, and output signal lines 201 to 208 respectively
It is assumed that the predetermined array of F1, F2, ..., F8 is transmitted.

【0008】ところで、並列変換回路21においてn列
の並列信号列に変換する場合、分周ロックC2の位相に
起因して並列信号の配列が8通り存在する。いま、図5
に示すように、並列変換回路21から8列の出力信号線
101〜108へ送出される配列が、F4,F5,F
6,F7,F8,F1,F2,F3であるとする。
By the way, when the parallel conversion circuit 21 converts into n parallel signal trains, there are eight parallel signal arrays due to the phase of the frequency division lock C2. Now, Fig. 5
As shown in, the array sent from the parallel conversion circuit 21 to the output signal lines 101 to 108 of eight columns is F4, F5, F.
6, F7, F8, F1, F2, F3.

【0009】ここで、8通りのフレーム同期パターン配
列にそれぞれ対応して設けられたフレーム同期回路11
〜18の内、F4,F5,……,F3の配列に対応する
フレーム同期回路だけがフレーム同期を確立することが
できる。例えば、フレーム同期回路14だけがフレーム
同期を確立したとすれば、フレーム同期回路14はフレ
ーム同期確立情報S4を送出する。
Here, the frame synchronization circuit 11 provided corresponding to each of the eight types of frame synchronization pattern arrays.
Only the frame synchronization circuit corresponding to the arrangement of F4, F5, ..., F3 can establish the frame synchronization. For example, if only the frame synchronization circuit 14 establishes frame synchronization, the frame synchronization circuit 14 sends out the frame synchronization establishment information S4.

【0010】位相検出回路23は、フレーム同期確立情
報S4に基づいて、F4,F5,……,F3の配列をF
1,F2,F3,F4,F5,F6,F7,F8の順序
に並び替えるための並び替え情報A2を生成する。整列
回路22は、並び替え情報A2に基づいて並び替えて、
所定の配列F1,F2,……,F8となった並列信号列
を出力信号線201〜208へ送出する。このようにフ
レーム同期確立情報に基づいて、絶えず並列信号列が所
定の配列になるように並び替える。
The phase detection circuit 23 arranges the arrays F4, F5, ..., F3 based on the frame synchronization establishment information S4.
Sorting information A2 for sorting in the order of 1, F2, F3, F4, F5, F6, F7, F8 is generated. The sorting circuit 22 sorts based on the sorting information A2,
The parallel signal train having the predetermined array F1, F2, ..., F8 is sent to the output signal lines 201 to 208. In this way, the parallel signal sequence is constantly rearranged so as to have a predetermined arrangement based on the frame synchronization establishment information.

【0011】[0011]

【発明が解決しようとする課題】上述した従来のフレー
ム同期システムでは、フレーム同期確立情報に基づい
て、絶えず並列信号列が所定の配列になるように並び替
えている。しかし、装置電源投入時や、信号列のフレー
ム同期はずれに伴う再フレーム同期確立時には、分周ク
ロックの位相不確定に起因して、フレーム同期が確立す
る時間が、ディジタル信号列に対して最大n−1ビット
ずれる変動遅延が生じる。
In the above-mentioned conventional frame synchronization system, the parallel signal train is constantly rearranged so as to have a predetermined arrangement based on the frame synchronization establishment information. However, when the device power is turned on or when re-frame synchronization is established due to the loss of frame synchronization of the signal sequence, the maximum time for frame synchronization to be established is n times for the digital signal sequence due to the indeterminacy of the phase of the divided clock. A variable delay of -1 bit shift occurs.

【0012】このため、例えば、複数の現用回線に対し
て1本の予備回線を備えた無瞬断同期切替を行うディジ
タル通信において、従来のフレーム同期システムを適用
した場合は、許容変動遅延値以上に信号列が変動するの
で、無瞬断同期切替を行うことができないという問題点
がある。
For this reason, for example, in a digital communication in which a single protection line is provided for a plurality of working lines and which performs non-instantaneous synchronization switching, when a conventional frame synchronization system is applied, the allowable variation delay value or more is exceeded. Since the signal train fluctuates, there is a problem in that it is not possible to perform non-instantaneous sync switching.

【0013】本発明の目的は、ディジタル信号列をn列
の並列信号列に変換する際に、分周クロックの位相の影
響を受けないようにし、位相不確定に起因する変動遅延
を除去できるフレーム同期システムを提供することにあ
る。
An object of the present invention is to convert a digital signal train into n parallel signal trains so that it is not affected by the phase of the divided clock and a variable delay due to phase uncertainty can be eliminated. It is to provide a synchronization system.

【0014】[0014]

【課題を解決するための手段】本発明のフレーム同期シ
ステムは、複数のデータからなるフレーム同期パターン
を含むディジタル信号列をn列(nは2以上の整数)の
並列信号列にフレーム同期して変換するフレーム同期シ
ステムにおいて、前記ディジタル信号列を入力クロック
に応じてn分周し、n列の第1の並列信号列に変換する
と共に、第1の分周クロックを出力する第1の並列変換
手段と、前記第1の並列信号列のn通りのフレーム同期
パターン配列にそれぞれ対応して設けられ、前記第1の
並列信号列および前記第1の分周クロックをそれぞれ受
け、該当する配列の並列信号列によりフレーム同期を確
立してフレーム同期確立情報をそれぞれ送出するn個の
フレーム同期手段と、フレーム同期が確立した前記フレ
ーム同期手段からの前記フレーム同期確立情報および前
記入力クロックに応じて前記ディジタル信号列と前記第
1の分周クロックとの位相関係を示す位相情報を出力す
る位相検出手段と、前記位相情報および前記入力クロッ
クに応じて前記ディジタル信号列を所定の配列のn列の
並列信号列に変換すると共に、第2の分周クロックを出
力する第2の並列変換手段とを備えて構成する。
In the frame synchronization system of the present invention, a digital signal sequence including a frame synchronization pattern composed of a plurality of data is frame-synchronized with n parallel signal sequences (n is an integer of 2 or more). In a frame synchronization system for conversion, the digital signal sequence is frequency-divided by n according to an input clock to be converted into a first parallel signal sequence of n lines, and at the same time, a first parallel conversion for outputting a first frequency-divided clock. Means and the first parallel signal train and the first parallel signal train and the first frequency-divided clock, respectively. From n frame synchronization means for establishing frame synchronization by a signal sequence and transmitting frame synchronization establishment information respectively, and the frame synchronization means for establishing frame synchronization. Phase detection means for outputting phase information indicating a phase relationship between the digital signal sequence and the first divided clock according to the frame synchronization establishment information and the input clock, and according to the phase information and the input clock The digital signal train is configured to include a second parallel conversion means for converting the digital signal train into n parallel signal trains of a predetermined array and outputting a second divided clock.

【0015】[0015]

【実施例】次に本発明について図面を参照して説明す
る。
The present invention will be described below with reference to the drawings.

【0016】図1は本発明の一実施例を示すブロック図
であり、ディジタル信号列をn列(nは2以上の整数)
の並列信号列に変換して出力する場合を示している。
FIG. 1 is a block diagram showing an embodiment of the present invention, in which n digital signal trains (n is an integer of 2 or more) are used.
2 shows a case where the parallel signal sequence is converted and output.

【0017】並列変換回路1は、入力するディジタル信
号列Diおよびこのディジタル信号列に同期する入力ク
ロックC1に応じ、ディジタル信号列Diをn分周して
n列の並列信号列に変換し、n列の信号線101〜10
nへそれぞれ送出すると共に、分周クロックC2を出力
する。
The parallel conversion circuit 1 divides the digital signal sequence Di by n in accordance with the input digital signal sequence Di and the input clock C1 synchronized with this digital signal sequence to convert it into n parallel signal sequences, n Column signal lines 101-10
The frequency-divided clock C2 is output at the same time as it is sent to each n.

【0018】並列変換回路2は、位相情報A1および入
力クロックC1に応じて、ディジタル信号列Diをn列
の並列信号列に変換し、出力信号線201〜20nへそ
れぞれ送出すると共に、分周クロックC3を出力す
る。。
The parallel conversion circuit 2 converts the digital signal sequence Di into n parallel signal sequences according to the phase information A1 and the input clock C1 and sends them to the output signal lines 201 to 20n, respectively, and at the same time, the divided clocks. Output C3. .

【0019】n個のフレーム同期回路11〜1nは、n
列の信号線101〜10nへ送出される並列信号列のn
通りのフレーム同期パターン配列にそれぞれ対応して設
けられ、n列の信号線101〜10nからの並列信号列
および分周クロックC2をそれぞれ受けて、個別のフレ
ーム同期が確立したときにフレーム同期確立情報S1〜
Snをそれぞれ送出する。
The n frame synchronization circuits 11 to 1n are n
N of the parallel signal train sent to the signal lines 101 to 10n of the train
When the individual frame synchronization is established by receiving the parallel signal sequence from the n-line signal lines 101 to 10n and the divided clock C2, respectively, the frame synchronization establishment information is provided. S1
Send Sn respectively.

【0020】位相検出回路3は、フレーム同期確立情報
S1〜Snの内、フレーム同期が確立したフレーム同期
回路からのフレーム同期確立情報および入力クロックC
1に応じて、ディジタル信号列Diと分周クロックC2
との位相関係を示す位相情報A1を出力する。
The phase detection circuit 3 receives the frame synchronization establishment information and the input clock C from the frame synchronization circuit in which the frame synchronization is established among the frame synchronization establishment information S1 to Sn.
1, the digital signal sequence Di and the divided clock C2
The phase information A1 indicating the phase relationship with is output.

【0021】次に動作を説明する。Next, the operation will be described.

【0022】いま、例えば、フレーム同期パターンがF
1,F2,……,F8のディジタル信号列Diを8列の
並列信号列に変換し、出力信号線201〜208にそれ
ぞれ、F1,F2,……,F8の所定の配列にして送出
するものとする。
Now, for example, the frame synchronization pattern is F
, F8 digital signal train Di is converted into eight parallel signal trains, and output to the output signal lines 201 to 208 in a predetermined arrangement of F1, F2, ..., F8, respectively. And

【0023】ところで、並列変換回路1においてn列の
並列信号列に変換する場合、分周ロックC2の位相に起
因して並列信号の配列が8通り存在する。いま、図2に
示すように、並列変換回路1から8列の出力信号線10
1〜108へ送出される配列が、F4,F5,F6,F
7,F8,F1,F2,F3であるとする。
By the way, when the parallel conversion circuit 1 converts into n parallel signal sequences, there are eight parallel signal arrays due to the phase of the frequency division lock C2. Now, as shown in FIG. 2, the parallel conversion circuits 1 to 8 output signal lines 10
Arrays sent to 1 to 108 are F4, F5, F6, F
7, F8, F1, F2, F3.

【0024】ここで、8通りのフレーム同期パターン配
列にそれぞれ対応して設けられたフレーム同期回路11
〜18の内、F4,F5,……,F3に対応するフレー
ム同期回路だけがフレーム同期を確立することができ
る。例えば、フレーム同期回路14だけがフレーム同期
を確立したとすれば、フレーム同期回路14はフレーム
同期確立情報S4を送出し、他のフレーム同期回路はフ
レーム同期確立情報を送出できない。
Here, the frame synchronization circuit 11 provided corresponding to each of the eight types of frame synchronization pattern arrays.
Only the frame synchronization circuits corresponding to F4, F5, ..., F3 among 18 can establish frame synchronization. For example, if only the frame synchronization circuit 14 establishes the frame synchronization, the frame synchronization circuit 14 sends the frame synchronization establishment information S4 and the other frame synchronization circuits cannot send the frame synchronization establishment information.

【0025】位相検出回路3は、フレーム同期確立情報
S4および入力クロックC1に応じて、ディジタル信号
列Diと分周クロックC2との位相関係を示す位相情報
A1を出力する。
The phase detection circuit 3 outputs the phase information A1 indicating the phase relationship between the digital signal sequence Di and the divided clock C2 according to the frame synchronization establishment information S4 and the input clock C1.

【0026】並列変換回路2は、位相情報A1および入
力クロックC1に応じて、図3に示すように、ディジタ
ル信号列Diを所定の配列となったn列の並列信号列F
1,F2,……,F8に変換して、出力信号線201〜
208へそれぞれ送出すると共に、分周クロックC3を
出力する。
The parallel conversion circuit 2, as shown in FIG. 3, according to the phase information A1 and the input clock C1, arranges the digital signal train Di into a predetermined array of n parallel signal trains F.
1, F2, ..., F8 and output signal lines 201-
The divided clocks C3 are output to the respective 208 and the divided clock C3 is output.

【0027】このように、フレーム同期確立情報S4に
基づいて生成した位相情報A1に応じて、ディジタル信
号列Diを所定の配列の並列信号列に変換することによ
り、並列変換回路1の分周ロックC2の位相の影響を受
けることはなく、常に、入力するディジタル信号列Di
に対して一定の遅延量で位置情報A1が出力され、所定
の配列となったn列の並列信号列を得ることができる。
As described above, the frequency division lock of the parallel conversion circuit 1 is performed by converting the digital signal sequence Di into a parallel signal sequence of a predetermined array according to the phase information A1 generated based on the frame synchronization establishment information S4. It is not affected by the phase of C2 and always receives the input digital signal sequence Di
In contrast, the position information A1 is output with a constant delay amount, and it is possible to obtain n parallel signal sequences arranged in a predetermined array.

【0028】[0028]

【発明の効果】以上説明したように本発明は、フレーム
同期確立情報に基づいて、ディジタル信号列と第1の並
列変換回路が出力した第1の分周クロックとの位相情報
を生成し、この位相情報に応じて、ディジタル信号列を
第2の並列変換回路により並列信号列に変換することに
より、第1の分周ロックの位相の影響を受けることはな
く、常に、入力するディジタル信号列に対して一定の遅
延量で所定の配列となったn列の並列信号列を得ること
ができる。
As described above, according to the present invention, the phase information of the digital signal sequence and the first frequency-divided clock output from the first parallel conversion circuit is generated based on the frame synchronization establishment information. By converting the digital signal sequence into the parallel signal sequence by the second parallel conversion circuit according to the phase information, there is no influence of the phase of the first frequency division lock, and the input digital signal sequence is always present. On the other hand, it is possible to obtain n parallel signal trains that are arranged in a predetermined array with a constant delay amount.

【0029】従って、例えば、複数の現用回線に対して
1本の予備回線を備えて無瞬断同期切替を行うディジタ
ル通信に適用しても、無瞬断同期切替を行うことができ
る。
Therefore, for example, even when the present invention is applied to digital communication in which one protection line is provided for a plurality of working lines to perform the non-instantaneous interruption synchronous switching, the non-instantaneous interruption synchronous switching can be performed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】本実施例の動作を説明するためのタイミングチ
ャートである。
FIG. 2 is a timing chart for explaining the operation of this embodiment.

【図3】本実施例の動作を説明するためのタイミングチ
ャートである。
FIG. 3 is a timing chart for explaining the operation of this embodiment.

【図4】従来のフレーム同期システムの一例を示すブロ
ック図である。
FIG. 4 is a block diagram showing an example of a conventional frame synchronization system.

【図5】図4に示した従来のフレーム同期システムの動
作を説明するためのタイミングチャートである。
5 is a timing chart for explaining the operation of the conventional frame synchronization system shown in FIG.

【符号の説明】[Explanation of symbols]

1,2 並列変換回路 3 位相検出回路 11〜1n フレーム同期回路 101〜10n n列の信号線 201〜20n 出力信号線 A1 位相情報 C1 入力クロック C2,C3 分周クロック Di ディジタル信号列 S1〜Sn フレーム同期確立情報 1, 2 parallel conversion circuit 3 phase detection circuit 11-1n frame synchronization circuit 101-10n n-column signal line 201-20n output signal line A1 phase information C1 input clock C2, C3 frequency division clock Di digital signal sequence S1-Sn frame Synchronization establishment information

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 複数のデータからなるフレーム同期パタ
ーンを含むディジタル信号列をn列(nは2以上の整
数)の並列信号列にフレーム同期して変換するフレーム
同期システムであって、 前記ディジタル信号列を入力クロックに応じてn分周
し、n列の第1の並列信号列に変換すると共に、第1の
分周クロックを出力する第1の並列変換手段と、 前記第1の並列信号列のn通りのフレーム同期パターン
配列にそれぞれ対応して設けられ、前記第1の並列信号
列および前記第1の分周クロックをそれぞれ受け、該当
する配列の並列信号列によりフレーム同期を確立してフ
レーム同期確立情報をそれぞれ送出するn個のフレーム
同期手段と、 フレーム同期が確立した前記フレーム同期手段からの前
記フレーム同期確立情報および前記入力クロックに応じ
て前記ディジタル信号列と前記第1の分周クロックとの
位相関係を示す位相情報を出力する位相検出手段と、 前記位相情報および前記入力クロックに応じて前記ディ
ジタル信号列を所定の配列のn列の並列信号列に変換す
ると共に、第2の分周クロックを出力する第2の並列変
換手段とを備えることを特徴とするフレーム同期システ
ム。
1. A frame synchronization system for converting a digital signal sequence including a frame synchronization pattern composed of a plurality of data into n (where n is an integer of 2 or more) parallel signal sequences in frame synchronization. First parallel conversion means for dividing the column by n according to an input clock and converting it into a first parallel signal sequence of n columns, and outputting a first divided clock; and the first parallel signal sequence. Corresponding to each of the n types of frame synchronization pattern arrays, receives the first parallel signal sequence and the first frequency-divided clock, respectively, and establishes frame synchronization by the parallel signal sequence of the corresponding sequence to establish a frame. N pieces of frame synchronization means for respectively transmitting synchronization establishment information, the frame synchronization establishment information and the input clock from the frame synchronization means having established frame synchronization. Phase detecting means for outputting phase information indicating a phase relationship between the digital signal sequence and the first divided clock according to the clock, and the digital signal sequence in a predetermined arrangement according to the phase information and the input clock. And a second parallel conversion means for outputting a second frequency-divided clock while converting into n parallel signal trains.
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