JPH05267992A - フイルタ回路 - Google Patents
フイルタ回路Info
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- JPH05267992A JPH05267992A JP9206192A JP9206192A JPH05267992A JP H05267992 A JPH05267992 A JP H05267992A JP 9206192 A JP9206192 A JP 9206192A JP 9206192 A JP9206192 A JP 9206192A JP H05267992 A JPH05267992 A JP H05267992A
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Abstract
(57)【要約】
【目的】本発明は、例えばサンプリングレートコンバー
タ等のフイルタ回路に関し、低い動作周波数で、かつ配
線量を低減する。 【構成】本発明は、データ変換部で入力系列をビツトシ
リアルのデータに変換した後、並列的に内積演算処理す
る。
タ等のフイルタ回路に関し、低い動作周波数で、かつ配
線量を低減する。 【構成】本発明は、データ変換部で入力系列をビツトシ
リアルのデータに変換した後、並列的に内積演算処理す
る。
Description
【０００１】
【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図８〜図１０） 発明が解決しようとする課題（図８〜図１０） 課題を解決するための手段（図１） 作用（図１） 実施例 （１）実施例の原理（図１） （２）第１の実施例（図２〜図４） （３）第２の実施例（図５） （４）第３の実施例（図６） （５）第４の実施例（図７） （６）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明はフイルタ回路に関し、例
えばサンプリングレートコンバータに適用し得る。
えばサンプリングレートコンバータに適用し得る。
【０００３】
【従来の技術】従来、マルチレートデイジタル信号処理
を適用したサンプリングレートコンバータにおいては、
オーバーサンプリングした後間引きすることにより、入
力データのサンプリング周波数を変換するようになされ
ている。
を適用したサンプリングレートコンバータにおいては、
オーバーサンプリングした後間引きすることにより、入
力データのサンプリング周波数を変換するようになされ
ている。
【０００４】すなわちサンプリングレートをＬ／Ｍ倍に
変換する場合、変換前のサンプリング周波数をｆS とお
くと、変換後のサンプリング周波数ｆSNは、次式
変換する場合、変換前のサンプリング周波数をｆS とお
くと、変換後のサンプリング周波数ｆSNは、次式
【数１】 で表すことができる。以下このようにサンプリングレー
トをＬ／Ｍ倍に変換する処理をＭ：Ｌ変換と呼ぶ。この
Ｍ：Ｌ変換において、サンプリングレートコンバータ
は、サンプリング周波数ｆs の入力系列ｘ（ｎ）をＬ倍
にオーバーサンプリングした後、１／Ｍ倍に間引きす
る。
トをＬ／Ｍ倍に変換する処理をＭ：Ｌ変換と呼ぶ。この
Ｍ：Ｌ変換において、サンプリングレートコンバータ
は、サンプリング周波数ｆs の入力系列ｘ（ｎ）をＬ倍
にオーバーサンプリングした後、１／Ｍ倍に間引きす
る。
【０００５】このときＭ及びＬの関係が、次式
【数２】 の関係に保持されているとき、アツプコンバージヨン
（補間）と呼び、次式
（補間）と呼び、次式
【数３】 の関係に保持されているとき、ダウンコンバージヨン
（間引き）と呼ぶ。
（間引き）と呼ぶ。
【０００６】このＭ：Ｌ変換は、入力系列ｘ（ｎ）をオ
ーバーサンプリングして入力系列ｘ（ｎ）間に値０のサ
ンプルを介挿した後、ローパスフイルタを介して所定の
出力系列を得、この出力系列を１／Ｍ倍に間引きして形
成され、このローパスフイルタをレートコンバータフイ
ルタと呼ぶ。Ｍ：Ｌ変換において、このレートコンバー
タフイルタのＮ個のフイルタ係数は、Ｎ／Ｌ個のサブフ
イルタ係数を有するＬ個のサブフイルタに分割して考え
ることができる。
ーバーサンプリングして入力系列ｘ（ｎ）間に値０のサ
ンプルを介挿した後、ローパスフイルタを介して所定の
出力系列を得、この出力系列を１／Ｍ倍に間引きして形
成され、このローパスフイルタをレートコンバータフイ
ルタと呼ぶ。Ｍ：Ｌ変換において、このレートコンバー
タフイルタのＮ個のフイルタ係数は、Ｎ／Ｌ個のサブフ
イルタ係数を有するＬ個のサブフイルタに分割して考え
ることができる。
【０００７】具体的には、図８に示すように、従来のサ
ンプリングレートコンバータ１においては、直列接続さ
れたＮ−１個の遅延レジスタ（Ｔ）２Ａ〜２Ｎ−１（動
作周波数ｆS でなる）の一端に入力系列ｘ（ｎ）を与
え、これにより入力系列ｘ（ｎ）から連続するＮ個の入
力データを抽出する。サンプリングレートコンバータ１
は、この抽出した入力データを動作周波数変換用レジス
タ（Ｔ' ）４Ａ〜４Ｎ（動作周波数ｆSNでなる）でラチ
ツし、動作周波数変換用レジスタ４Ａ〜４Ｎの出力デー
タをビツトパラレル入力の内積演算器（記号×で表す）
６Ａ〜６Ｎに出力する。
ンプリングレートコンバータ１においては、直列接続さ
れたＮ−１個の遅延レジスタ（Ｔ）２Ａ〜２Ｎ−１（動
作周波数ｆS でなる）の一端に入力系列ｘ（ｎ）を与
え、これにより入力系列ｘ（ｎ）から連続するＮ個の入
力データを抽出する。サンプリングレートコンバータ１
は、この抽出した入力データを動作周波数変換用レジス
タ（Ｔ' ）４Ａ〜４Ｎ（動作周波数ｆSNでなる）でラチ
ツし、動作周波数変換用レジスタ４Ａ〜４Ｎの出力デー
タをビツトパラレル入力の内積演算器（記号×で表す）
６Ａ〜６Ｎに出力する。
【０００８】内積演算器６Ａ〜６Ｎは、動作周波数が周
波数ｆSNに設定され、それぞれＬ組のサブフイルタ係数
８Ａ〜８Ｎを切り換えて内積を演算する。これにより内
積演算器６Ａ〜６Ｎは、内積結果を加算器１０で加算し
て、出力系列ｙ（ｍ）を出力するようになされ、これに
よりサンプリングレートコンバータ１においては、入力
系列ｘ（ｎ）をサンプリング周波数の異なる出力系列ｙ
（ｍ）に変換し得るようになされている。
波数ｆSNに設定され、それぞれＬ組のサブフイルタ係数
８Ａ〜８Ｎを切り換えて内積を演算する。これにより内
積演算器６Ａ〜６Ｎは、内積結果を加算器１０で加算し
て、出力系列ｙ（ｍ）を出力するようになされ、これに
よりサンプリングレートコンバータ１においては、入力
系列ｘ（ｎ）をサンプリング周波数の異なる出力系列ｙ
（ｍ）に変換し得るようになされている。
【０００９】
【発明が解決しようとする課題】ところでサンプリング
レートコンバータ１においては、図９に示すように、
ｋ、ｋ＋１、ｋ＋２サンプルで連続するサンプリング周
波数ｆS の入力系列ｘ（ｎ）に対して（図９（Ａ））、
１回の内積演算を、次式
レートコンバータ１においては、図９に示すように、
ｋ、ｋ＋１、ｋ＋２サンプルで連続するサンプリング周
波数ｆS の入力系列ｘ（ｎ）に対して（図９（Ａ））、
１回の内積演算を、次式
【数４】 の期間ＴP で処理する必要がある（図９（Ｂ））。なお
この場合、サブフイルタの数を３個とし、入力系列ｘ
（ｎ）の語長を６ビツトとする。従つてこの場合、内積
演算に充分な処理時間を確保することができる。
この場合、サブフイルタの数を３個とし、入力系列ｘ
（ｎ）の語長を６ビツトとする。従つてこの場合、内積
演算に充分な処理時間を確保することができる。
【００１０】ところがこの方式では、動作周波数変換用
レジスタ４Ａ〜４Ｎ及び内積演算器６Ａ〜６Ｎ間のデー
タバスと、内積演算器６Ａ〜６Ｎ内部の配線とがビツト
パラレルになるため、それぞれ入力信号語長分だけバス
を形成する必要があつた。このため必要な配線量が増大
し、その分全体構成が複雑化する問題があつた。
レジスタ４Ａ〜４Ｎ及び内積演算器６Ａ〜６Ｎ間のデー
タバスと、内積演算器６Ａ〜６Ｎ内部の配線とがビツト
パラレルになるため、それぞれ入力信号語長分だけバス
を形成する必要があつた。このため必要な配線量が増大
し、その分全体構成が複雑化する問題があつた。
【００１１】この問題を解決する１つの方法として、内
積演算器の入力をビツトシリアルにする方法が考えられ
る。すなわち図１０に示すように、サンプリングレート
コンバータ２０においては、入力系列ｘ（ｎ）をデータ
変換部２２に与え、ここでビツトシリアルのデータに変
換する。
積演算器の入力をビツトシリアルにする方法が考えられ
る。すなわち図１０に示すように、サンプリングレート
コンバータ２０においては、入力系列ｘ（ｎ）をデータ
変換部２２に与え、ここでビツトシリアルのデータに変
換する。
【００１２】このデータ変換部２２は、直列接続された
遅延レジスタの一端に入力系列ｘ（ｎ）を与え、各遅延
レジスタの出力データ及び初段の入力データをパラレル
シリアル変換して出力することにより、入力系列ｘ
（ｎ）を動作周波数ｆSNでビツトシリアルのデータに変
換する。サンプリングレートコンバータ２０において
は、サブフイルタ毎に独立したリードオンリメモリ（Ｒ
ＯＭ）２４Ａ〜２４Ｌと、アキユムレータ２８、３０、
３２とを用いて内積演算器を形成する。
遅延レジスタの一端に入力系列ｘ（ｎ）を与え、各遅延
レジスタの出力データ及び初段の入力データをパラレル
シリアル変換して出力することにより、入力系列ｘ
（ｎ）を動作周波数ｆSNでビツトシリアルのデータに変
換する。サンプリングレートコンバータ２０において
は、サブフイルタ毎に独立したリードオンリメモリ（Ｒ
ＯＭ）２４Ａ〜２４Ｌと、アキユムレータ２８、３０、
３２とを用いて内積演算器を形成する。
【００１３】すなわちサンプリングレートコンバータ２
０は、データ変換部２２の出力データでリードオンリメ
モリ２４Ａ〜２４Ｌをアクセスし、このリードオンリメ
モリ２４Ａ〜２４Ｌの出力データをレジスタ（ＲＥＧ）
２６を介して加算回路２８に与える。ここでリードオン
リメモリ２４Ａ〜２４Ｌにおいては、入力語長１の場合
の全ビツト・パターン（２N ）に対応する内積演算結果
が格納されるようになされ、全入力サンプルの入力値を
ＬＳＢから順にＭＳＢまで１ビツトずつアドレスとして
入力するようになされている。
０は、データ変換部２２の出力データでリードオンリメ
モリ２４Ａ〜２４Ｌをアクセスし、このリードオンリメ
モリ２４Ａ〜２４Ｌの出力データをレジスタ（ＲＥＧ）
２６を介して加算回路２８に与える。ここでリードオン
リメモリ２４Ａ〜２４Ｌにおいては、入力語長１の場合
の全ビツト・パターン（２N ）に対応する内積演算結果
が格納されるようになされ、全入力サンプルの入力値を
ＬＳＢから順にＭＳＢまで１ビツトずつアドレスとして
入力するようになされている。
【００１４】従つて、フイルタのタツプ数をＮとする
と、リードオンリメモリ２４Ａ〜２４ＬのアドレスはＮ
ビツトとなり、リードオンリメモリ２４Ａ〜２４Ｌの出
力データをアキユムレータ２８、３０、３２でＬＳＢか
らＭＳＢまで順次重み付け加算することにより、内積演
算結果を得ることができる。このためサンプリングレー
トコンバータ２０は、この加算回路２８の出力データを
レジスタ（ＲＥＧ）３０を介して出力すると共に、割り
算回路（記号×１／２で表す）３２で１／２に割り算し
て加算回路２８に帰還し、これによりレジスタ３０を介
して出力系列ｙ（ｍ）を出力する。
と、リードオンリメモリ２４Ａ〜２４ＬのアドレスはＮ
ビツトとなり、リードオンリメモリ２４Ａ〜２４Ｌの出
力データをアキユムレータ２８、３０、３２でＬＳＢか
らＭＳＢまで順次重み付け加算することにより、内積演
算結果を得ることができる。このためサンプリングレー
トコンバータ２０は、この加算回路２８の出力データを
レジスタ（ＲＥＧ）３０を介して出力すると共に、割り
算回路（記号×１／２で表す）３２で１／２に割り算し
て加算回路２８に帰還し、これによりレジスタ３０を介
して出力系列ｙ（ｍ）を出力する。
【００１５】なおこの場合、サンプリングレートコンバ
ータ２０においては、リードオンリメモリ２４Ａ〜２４
Ｌと、アキユムレータ２８、３０、３２とで内積演算器
を形成する代わりに、種々の構成方法が考えられる。と
ころがこの方法の場合、リードオンリメモリ２４Ａ〜２
４Ｌのアクセスと、アキユムレータ２８、３０、３２の
演算処理は、何も、次式
ータ２０においては、リードオンリメモリ２４Ａ〜２４
Ｌと、アキユムレータ２８、３０、３２とで内積演算器
を形成する代わりに、種々の構成方法が考えられる。と
ころがこの方法の場合、リードオンリメモリ２４Ａ〜２
４Ｌのアクセスと、アキユムレータ２８、３０、３２の
演算処理は、何も、次式
【数５】 で表される期間ＴS の間に完了する必要がある（図９
（Ｃ））。
（Ｃ））。
【００１６】すなわちリードオンリメモリ２４Ａ〜２４
Ｌのアクセス時間をＴROM 、アキユムレータ２８、３
０、３２の演算時間をＴACC とおくと、次式
Ｌのアクセス時間をＴROM 、アキユムレータ２８、３
０、３２の演算時間をＴACC とおくと、次式
【数６】
【数７】 の関係に保持する必要がある。すなわちリードオンリメ
モリ２４Ａ〜２４Ｌ及びアキユムレータ２８、３０、３
２は、サンプリング周波数ｆSNのｎ倍の周波数で動作す
る必要があり、実用的に未だ不充分な問題があつた。
モリ２４Ａ〜２４Ｌ及びアキユムレータ２８、３０、３
２は、サンプリング周波数ｆSNのｎ倍の周波数で動作す
る必要があり、実用的に未だ不充分な問題があつた。
【００１７】本発明は以上の点を考慮してなされたもの
で、低い動作周波数で、かつ配線量を低減することがで
きるフイルタ回路を提案しようとするものである。
で、低い動作周波数で、かつ配線量を低減することがで
きるフイルタ回路を提案しようとするものである。
【００１８】
【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、順次連続して入力するビツト
パラレルの入力データｘ（ｎ）について、現サンプル及
びその直前のｎ−１サンプルの入力データｘ（ｎ）を、
ビツト単位でパラレルシリアル変換してビツトシリアル
データを出力するデータ変換回路２２と、ビツトシリア
ルデータを並列的に処理する複数系列の内積演算器４２
Ａ、４２Ｂ、……、４２Ｌとを備えるようにする。
め第１の発明においては、順次連続して入力するビツト
パラレルの入力データｘ（ｎ）について、現サンプル及
びその直前のｎ−１サンプルの入力データｘ（ｎ）を、
ビツト単位でパラレルシリアル変換してビツトシリアル
データを出力するデータ変換回路２２と、ビツトシリア
ルデータを並列的に処理する複数系列の内積演算器４２
Ａ、４２Ｂ、……、４２Ｌとを備えるようにする。
【００１９】さらに第２の発明においては、入力データ
ｘ（ｎ）のサンプリング周波数を変換して出力するフイ
ルタ回路４０において、順次連続して入力するビツトパ
ラレルの入力データｘ（ｎ）について、現サンプル及び
その直前のｎ−１サンプルの入力データｘ（ｎ）を、ビ
ツト単位でパラレルシリアル変換してビツトシリアルデ
ータを出力するデータ変換回路２２と、各位相の出力サ
ンプル値を検出するサブフイルタ毎に、ビツトシリアル
データを並列的に処理する複数系列の内積演算器４２
Ａ、４２Ｂ、……、４２Ｌとを備えるようにする。
ｘ（ｎ）のサンプリング周波数を変換して出力するフイ
ルタ回路４０において、順次連続して入力するビツトパ
ラレルの入力データｘ（ｎ）について、現サンプル及び
その直前のｎ−１サンプルの入力データｘ（ｎ）を、ビ
ツト単位でパラレルシリアル変換してビツトシリアルデ
ータを出力するデータ変換回路２２と、各位相の出力サ
ンプル値を検出するサブフイルタ毎に、ビツトシリアル
データを並列的に処理する複数系列の内積演算器４２
Ａ、４２Ｂ、……、４２Ｌとを備えるようにする。
【００２０】
【作用】順次連続して入力するビツトパラレルの入力デ
ータｘ（ｎ）について、現サンプル及びその直前のｎ−
１サンプルの入力データｘ（ｎ）を、ビツト単位でパラ
レルシリアル変換して処理すれば配線量を低減し得る。
さらにこのとき複数系列の内積演算器４２Ａ、４２Ｂ、
……、４２Ｌで、ビツトシリアルデータを並列的に処理
すれば、その分動作周波数を低減することができる。
ータｘ（ｎ）について、現サンプル及びその直前のｎ−
１サンプルの入力データｘ（ｎ）を、ビツト単位でパラ
レルシリアル変換して処理すれば配線量を低減し得る。
さらにこのとき複数系列の内積演算器４２Ａ、４２Ｂ、
……、４２Ｌで、ビツトシリアルデータを並列的に処理
すれば、その分動作周波数を低減することができる。
【００２１】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００２２】（１）実施例の原理 図１において、４０は全体として本発明によるサンプリ
ングレートコンバータの概念構成を示し、この場合内積
演算器４２Ａ〜４２Ｌを並列化する。すなわちサンプリ
ングレートコンバータ４０においては、データ変換部２
２で入力系列ｘ（ｎ）をビツトシリアルに変換した後、
並列化された内積演算器４２Ａ〜４２Ｌに出力する。
ングレートコンバータの概念構成を示し、この場合内積
演算器４２Ａ〜４２Ｌを並列化する。すなわちサンプリ
ングレートコンバータ４０においては、データ変換部２
２で入力系列ｘ（ｎ）をビツトシリアルに変換した後、
並列化された内積演算器４２Ａ〜４２Ｌに出力する。
【００２３】さらにサンプリングレートコンバータ４０
においては、各内積演算器４２Ａ〜４２Ｌの出力データ
を選択回路４４に出力し、これにより各内積演算器４２
Ａ〜４２Ｌの出力データを順次循環的に選択し、出力系
列ｙ（ｍ）を生成する。
においては、各内積演算器４２Ａ〜４２Ｌの出力データ
を選択回路４４に出力し、これにより各内積演算器４２
Ａ〜４２Ｌの出力データを順次循環的に選択し、出力系
列ｙ（ｍ）を生成する。
【００２４】すなわちサンプリングレートコンバータの
配線量を削減するためには、入力系列ｘ（ｎ）をビツト
シリアルに変換して内積演算器に入力すればよい。とこ
ろが単にビツトパラレル入力をビツトシリアル入力に変
換したのでは、内積演算器の動作周波数を高くする必要
がある。
配線量を削減するためには、入力系列ｘ（ｎ）をビツト
シリアルに変換して内積演算器に入力すればよい。とこ
ろが単にビツトパラレル入力をビツトシリアル入力に変
換したのでは、内積演算器の動作周波数を高くする必要
がある。
【００２５】例えば入力データの語長がｎビツトの場
合、ビツトシリアル入力の内積演算器は、ビツトパラレ
ル入力の内積演算器のｎ倍の動作周波数で動作しなくて
はならない。
合、ビツトシリアル入力の内積演算器は、ビツトパラレ
ル入力の内積演算器のｎ倍の動作周波数で動作しなくて
はならない。
【００２６】これに対してサンプリングレートコンバー
タ４０のように、内積演算器４２Ａ〜４２Ｌを並列化し
てビツトシリアルの入力を処理すれば、入力データの語
長がｎビツト、内積演算器の並列度がＬのとき、ビツト
パラレル入力の内積演算器に対して内積演算器４２Ａ〜
４２Ｌは、ｎ／Ｌ倍の動作周波数で動作すればよい。従
つてビツトシリアル入力の内積演算器４２Ａ〜４２Ｌ
は、低い動作周波数で動作させることができ、その分簡
易にサンプリングレートコンバータを実現することがで
きる。
タ４０のように、内積演算器４２Ａ〜４２Ｌを並列化し
てビツトシリアルの入力を処理すれば、入力データの語
長がｎビツト、内積演算器の並列度がＬのとき、ビツト
パラレル入力の内積演算器に対して内積演算器４２Ａ〜
４２Ｌは、ｎ／Ｌ倍の動作周波数で動作すればよい。従
つてビツトシリアル入力の内積演算器４２Ａ〜４２Ｌ
は、低い動作周波数で動作させることができ、その分簡
易にサンプリングレートコンバータを実現することがで
きる。
【００２７】さらにビツトシリアル入力の並列内積演算
器を用いることにより、ビツトパラレル入力の内積演算
器を用いる場合に比して、配線量も大幅に低減すること
ができる。
器を用いることにより、ビツトパラレル入力の内積演算
器を用いる場合に比して、配線量も大幅に低減すること
ができる。
【００２８】（２）第１の実施例 図２に示すように、この実施例においては、サブフイル
タ毎にビツトシリアル入力の内積演算器を形成し、これ
によりサンプリングレートコンバータを形成する。すな
わちサンプリングレートコンバータ５０においては、デ
ータ変換部５１で入力系列ｘ（ｎ）をビツトシリアルに
変換した後、Ｌ個のリードオンリメモリ２４Ａ〜２４Ｌ
に与える。
タ毎にビツトシリアル入力の内積演算器を形成し、これ
によりサンプリングレートコンバータを形成する。すな
わちサンプリングレートコンバータ５０においては、デ
ータ変換部５１で入力系列ｘ（ｎ）をビツトシリアルに
変換した後、Ｌ個のリードオンリメモリ２４Ａ〜２４Ｌ
に与える。
【００２９】ここで図３に示すようにデータ変換部５１
は、入力系列ｘ（ｎ）のビツト長さに対応してｎ−１個
の遅延レジスタ６０Ａ〜６０ｎ−１（動作周波数ｆS で
なる）を直列接続し、その一端に入力系列ｘ（ｎ）を入
力する。さらにデータ変換部５１は、入力系列ｘ（ｎ）
と各遅延レジスタ６０Ａ〜６０ｎ−１の出力データをパ
ラレルシリアル変換回路（Ｐ／Ｓ）６１Ａ〜６１ｎに与
え、ここでそれぞれ入力データをシリアルデータに変換
し、これにより全体としてビツトシリアルデータを生成
する。
は、入力系列ｘ（ｎ）のビツト長さに対応してｎ−１個
の遅延レジスタ６０Ａ〜６０ｎ−１（動作周波数ｆS で
なる）を直列接続し、その一端に入力系列ｘ（ｎ）を入
力する。さらにデータ変換部５１は、入力系列ｘ（ｎ）
と各遅延レジスタ６０Ａ〜６０ｎ−１の出力データをパ
ラレルシリアル変換回路（Ｐ／Ｓ）６１Ａ〜６１ｎに与
え、ここでそれぞれ入力データをシリアルデータに変換
し、これにより全体としてビツトシリアルデータを生成
する。
【００３０】リードオンリメモリ２４Ａ〜２４Ｌは、並
列に配置されたＬ個のアキユムレータ６２Ａ〜６２Ｌ、
６４Ａ〜６４Ｌ、６５Ａ〜６５Ｌ、６６Ａ〜６６Ｌにそ
れぞれ出力データを送出し、これによりサンプリングレ
ートコンバータ５０においては、リードオンリメモリ２
４Ａ〜２４Ｌとアキユムレータ６２Ａ〜６２Ｌ、６４Ａ
〜６４Ｌ、６５Ａ〜６５Ｌ、６６Ａ〜６６Ｌとで並列に
Ｌ個の内積演算器を形成するようになされている。
列に配置されたＬ個のアキユムレータ６２Ａ〜６２Ｌ、
６４Ａ〜６４Ｌ、６５Ａ〜６５Ｌ、６６Ａ〜６６Ｌにそ
れぞれ出力データを送出し、これによりサンプリングレ
ートコンバータ５０においては、リードオンリメモリ２
４Ａ〜２４Ｌとアキユムレータ６２Ａ〜６２Ｌ、６４Ａ
〜６４Ｌ、６５Ａ〜６５Ｌ、６６Ａ〜６６Ｌとで並列に
Ｌ個の内積演算器を形成するようになされている。
【００３１】すなわちサンプリングレートコンバータ５
０においては、リードオンリメモリ２４Ａ〜２４Ｌの出
力データをそれぞれレジスタ６８Ａ〜６８Ｌを介して加
算回路６２Ａ〜６２Ｌに与え、加算回路６２Ａ〜６２Ｌ
の出力データをレジスタ６４Ａ〜６４Ｌを介してレジス
タ６５Ａ〜６５Ｌに与える。
０においては、リードオンリメモリ２４Ａ〜２４Ｌの出
力データをそれぞれレジスタ６８Ａ〜６８Ｌを介して加
算回路６２Ａ〜６２Ｌに与え、加算回路６２Ａ〜６２Ｌ
の出力データをレジスタ６４Ａ〜６４Ｌを介してレジス
タ６５Ａ〜６５Ｌに与える。
【００３２】さらにサンプリングレートコンバータ５０
は、レジスタ６４Ａ〜６４Ｌの出力データを割り算回路
６６Ａ〜６６Ｌで１／２に割り算し、その出力データを
加算回路６２Ａ〜６２Ｌに帰還する。さらにサンプリン
グレートコンバータ５０は、レジスタ６５Ａ〜６５Ｌの
出力データを選択回路５９に出力し、ここで選択回路５
９の接点を順次循環的に切り換える。
は、レジスタ６４Ａ〜６４Ｌの出力データを割り算回路
６６Ａ〜６６Ｌで１／２に割り算し、その出力データを
加算回路６２Ａ〜６２Ｌに帰還する。さらにサンプリン
グレートコンバータ５０は、レジスタ６５Ａ〜６５Ｌの
出力データを選択回路５９に出力し、ここで選択回路５
９の接点を順次循環的に切り換える。
【００３３】これによりサンプリングレートコンバータ
５０においては、入力系列ｘ（ｎ）のサンプリング周波
数を変換して選択回路５９から出力系列ｙ（ｍ）を送出
するようになされている。
５０においては、入力系列ｘ（ｎ）のサンプリング周波
数を変換して選択回路５９から出力系列ｙ（ｍ）を送出
するようになされている。
【００３４】かくして図１０に示す構成と対比した場
合、アキユムレータ６２Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、
６５Ａ〜６５Ｌ、６６Ａ〜６６Ｌを並列化するだけの簡
易な構成で、動作速度を低減し得ると共に、配線量を低
減することができる。すなわちデータ変換部５１、リー
ドオンリメモリ２４Ａ〜２４Ｌ及びアキユムレータ６２
Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、６５Ａ〜６５Ｌ、６６Ａ
〜６６Ｌにおいては、ｎｆSN／Ｌの周波数で動作すれば
よく、選択回路５９においては、周波数ｆSNでＬ組の出
力データを循環的に出力すればよい。
合、アキユムレータ６２Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、
６５Ａ〜６５Ｌ、６６Ａ〜６６Ｌを並列化するだけの簡
易な構成で、動作速度を低減し得ると共に、配線量を低
減することができる。すなわちデータ変換部５１、リー
ドオンリメモリ２４Ａ〜２４Ｌ及びアキユムレータ６２
Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、６５Ａ〜６５Ｌ、６６Ａ
〜６６Ｌにおいては、ｎｆSN／Ｌの周波数で動作すれば
よく、選択回路５９においては、周波数ｆSNでＬ組の出
力データを循環的に出力すればよい。
【００３５】これにより図９に対応して図４に示すよう
に、入力系列ｘ（ｎ）（図４（Ａ））に対して、リード
オンリメモリ２４Ａ〜２４Ｌのアクセス時間ＴROMN、ア
キユムレータ６２Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、６５Ａ
〜６５Ｌ、６６Ａ〜６６Ｌの演算時間ＴACCNにおいて
は、何も、次式
に、入力系列ｘ（ｎ）（図４（Ａ））に対して、リード
オンリメモリ２４Ａ〜２４Ｌのアクセス時間ＴROMN、ア
キユムレータ６２Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、６５Ａ
〜６５Ｌ、６６Ａ〜６６Ｌの演算時間ＴACCNにおいて
は、何も、次式
【数８】
【数９】 で示す処理時間で完了すればよく（図４（Ｂ））、出力
標本化周波数のｎ／Ｌ倍で動作すればよく、その分動作
速度を低減することができる。
標本化周波数のｎ／Ｌ倍で動作すればよく、その分動作
速度を低減することができる。
【００３６】以上の構成によれば、リードオンリメモリ
回路とアキユムレータで内積演算器を並列に形成し、入
力系列をビツトシリアルに変換してこの内積演算器で演
算処理することにより、配線量を低減し、かつ動作周波
数を低減することができる。
回路とアキユムレータで内積演算器を並列に形成し、入
力系列をビツトシリアルに変換してこの内積演算器で演
算処理することにより、配線量を低減し、かつ動作周波
数を低減することができる。
【００３７】（３）第２の実施例 ところで図２に示す構成の場合、フイルタのタツプ数Ｎ
を大きくすると、リードオンリメモリの容量がその分増
大する。このため図５に示すようにサンプリングレート
コンバータ７０においては、タツプを２系統に分割し、
各系統毎にリードオンリメモリ７１Ａ〜７１Ｌ、７２Ａ
〜７２Ｌを配置する。
を大きくすると、リードオンリメモリの容量がその分増
大する。このため図５に示すようにサンプリングレート
コンバータ７０においては、タツプを２系統に分割し、
各系統毎にリードオンリメモリ７１Ａ〜７１Ｌ、７２Ａ
〜７２Ｌを配置する。
【００３８】すなわちサンプリングレートコンバータ７
０においては、データ変換部５１の出力データを２系統
に分割し、それぞれリードオンリメモリ７１Ａ〜７１
Ｌ、７２Ａ〜７２Ｌに出力する。さらにサンプリングレ
ートコンバータ７０は、リードオンリメモリ回路７１Ａ
〜７１Ｌ、７２Ａ〜７２Ｌの出力データをそれぞれレジ
スタ７３Ａ〜７３Ｌ、７４Ａ〜７４Ｌに出力し、加算回
路７５Ａ〜７５Ｌで加算する。
０においては、データ変換部５１の出力データを２系統
に分割し、それぞれリードオンリメモリ７１Ａ〜７１
Ｌ、７２Ａ〜７２Ｌに出力する。さらにサンプリングレ
ートコンバータ７０は、リードオンリメモリ回路７１Ａ
〜７１Ｌ、７２Ａ〜７２Ｌの出力データをそれぞれレジ
スタ７３Ａ〜７３Ｌ、７４Ａ〜７４Ｌに出力し、加算回
路７５Ａ〜７５Ｌで加算する。
【００３９】これによりサンプリングレートコンバータ
７０においては、加算回路７５Ａ〜７５Ｌの出力データ
をアキユムレータ６２Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、６
５Ａ〜６５Ｌ、６６Ａ〜６６Ｌで演算処理し、小容量の
リードオンリメモリ７１Ａ〜７１Ｌ、７２Ａ〜７２Ｌを
使用してＬ個の内積演算器を形成する。かくしてサブフ
イルタ毎に内積演算器を形成することにより、ビツトシ
リアル入力の内積演算器でも動作周波数を低減し得、ま
た配線量も低減することができる。
７０においては、加算回路７５Ａ〜７５Ｌの出力データ
をアキユムレータ６２Ａ〜６２Ｌ、６４Ａ〜６４Ｌ、６
５Ａ〜６５Ｌ、６６Ａ〜６６Ｌで演算処理し、小容量の
リードオンリメモリ７１Ａ〜７１Ｌ、７２Ａ〜７２Ｌを
使用してＬ個の内積演算器を形成する。かくしてサブフ
イルタ毎に内積演算器を形成することにより、ビツトシ
リアル入力の内積演算器でも動作周波数を低減し得、ま
た配線量も低減することができる。
【００４０】（４）第３の実施例 図６に示すサンプリングレートコンバータ８０において
は、並列シリアル乗算器を用いて内積演算器を形成す
る。
は、並列シリアル乗算器を用いて内積演算器を形成す
る。
【００４１】すなわちサンプリングレートコンバータ８
０は、データ変換部５１から出力されるビツトシリアル
の出力データを、それぞれビツトシリアル乗算器８１Ａ
〜８１Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ〜８ＬＬに与
え、ビツトシリアル乗算器８１Ａ〜８１Ｌ、８２Ａ〜８
２Ｌ、……、８ＬＡ〜８ＬＬの出力データをビツトシリ
アル加算器９０Ａ〜９０Ｌに出力する。ビツトシリアル
乗算器８１Ａ〜８１Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ
〜８ＬＬは、それぞれサブフイルタ係数９１Ａ〜９１Ｌ
を切り換えて乗算処理を実行する。
０は、データ変換部５１から出力されるビツトシリアル
の出力データを、それぞれビツトシリアル乗算器８１Ａ
〜８１Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ〜８ＬＬに与
え、ビツトシリアル乗算器８１Ａ〜８１Ｌ、８２Ａ〜８
２Ｌ、……、８ＬＡ〜８ＬＬの出力データをビツトシリ
アル加算器９０Ａ〜９０Ｌに出力する。ビツトシリアル
乗算器８１Ａ〜８１Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ
〜８ＬＬは、それぞれサブフイルタ係数９１Ａ〜９１Ｌ
を切り換えて乗算処理を実行する。
【００４２】ここでビツトシリアル乗算器８１Ａ〜８１
Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ〜８ＬＬ及びビツト
シリアル加算器９０Ａ〜９０Ｌは、サブフイルタ毎にＬ
組用意され、これによりビツトシリアル乗算器８１Ａ〜
８１Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ〜８ＬＬ及びビ
ツトシリアル加算器９０Ａ〜９０ＬでＬ組の並列内積演
算器を形成するようになされている。
Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ〜８ＬＬ及びビツト
シリアル加算器９０Ａ〜９０Ｌは、サブフイルタ毎にＬ
組用意され、これによりビツトシリアル乗算器８１Ａ〜
８１Ｌ、８２Ａ〜８２Ｌ、……、８ＬＡ〜８ＬＬ及びビ
ツトシリアル加算器９０Ａ〜９０ＬでＬ組の並列内積演
算器を形成するようになされている。
【００４３】これによりサンプリングレートコンバータ
８０においては、入力系列をビツトシリアルに変換した
後、Ｌ個の内積演算器で並列に処理し得、その分配線量
を低減して、全体の動作速度を低減することができる。
８０においては、入力系列をビツトシリアルに変換した
後、Ｌ個の内積演算器で並列に処理し得、その分配線量
を低減して、全体の動作速度を低減することができる。
【００４４】すなわちデータ変換部５１、ビツトシリア
ル乗算器８１Ａ〜８１Ｌ、８２Ａ〜８２Ｌ、……、８Ｌ
Ａ〜８ＬＬ及びビツトシリアル加算器９０Ａ〜９０Ｌ
は、動作周波数ｎｆSN／Ｌで動作すればよい。さらにサ
ンプリングレートコンバータ８０は、ビツトシリアル加
算器９０Ａ〜９０Ｌの出力データをシリアルパラレル変
換回路（Ｓ／Ｐ）９２Ａ〜９２Ｌでパラレルデータに変
換した後、選択回路５９に出力し、これにより出力系列
ｙ（ｍ）を得ることができる。
ル乗算器８１Ａ〜８１Ｌ、８２Ａ〜８２Ｌ、……、８Ｌ
Ａ〜８ＬＬ及びビツトシリアル加算器９０Ａ〜９０Ｌ
は、動作周波数ｎｆSN／Ｌで動作すればよい。さらにサ
ンプリングレートコンバータ８０は、ビツトシリアル加
算器９０Ａ〜９０Ｌの出力データをシリアルパラレル変
換回路（Ｓ／Ｐ）９２Ａ〜９２Ｌでパラレルデータに変
換した後、選択回路５９に出力し、これにより出力系列
ｙ（ｍ）を得ることができる。
【００４５】図６に示す構成によれば、並列シリアル乗
算器を用いて内積演算器を形成するようにしても、第１
の実施例と同様の効果を得ることができる。
算器を用いて内積演算器を形成するようにしても、第１
の実施例と同様の効果を得ることができる。
【００４６】（５）第４の実施例 図７は第４の実施例によるデータ変換部９５を示し、図
３に示すパラレルシリアル変換回路６１Ａ〜６１ｎを２
段構成のマルチプレクサ（ＭＰＸ）９６Ａ〜９６Ｌ及び
９７Ａ〜９７Ｌに置き換える。
３に示すパラレルシリアル変換回路６１Ａ〜６１ｎを２
段構成のマルチプレクサ（ＭＰＸ）９６Ａ〜９６Ｌ及び
９７Ａ〜９７Ｌに置き換える。
【００４７】すなわちデータ変換部９５は、入力系列ｘ
（ｎ）と各遅延レジスタ６０Ａ〜６０ｎ−１の出力デー
タをマルチプレクサ９８Ａ〜９８ｎでパラレルシリアル
変換した後、マルチプレクサ９６Ａ〜９６Ｌ、９７Ａ〜
９７Ｌで内積演算器に出力するデータを切り換える。
（ｎ）と各遅延レジスタ６０Ａ〜６０ｎ−１の出力デー
タをマルチプレクサ９８Ａ〜９８ｎでパラレルシリアル
変換した後、マルチプレクサ９６Ａ〜９６Ｌ、９７Ａ〜
９７Ｌで内積演算器に出力するデータを切り換える。
【００４８】図７に示すようにデータ変換器を構成して
も、第１の実施例と同様の効果を得ることができる。
も、第１の実施例と同様の効果を得ることができる。
【００４９】（６）他の実施例 なお上述の実施例においては、本発明をサンプリングレ
ートコンバータに適用した場合について述べたが、本発
明はこれに限らず、内積演算処理を利用した種々のフイ
ルタ回路に広く適用することができる。
ートコンバータに適用した場合について述べたが、本発
明はこれに限らず、内積演算処理を利用した種々のフイ
ルタ回路に広く適用することができる。
【００５０】
【発明の効果】上述のように本発明によれば、入力系列
をビツトシリアルのデータに変換した後、並列的に内政
演算処理することにより、配線量を低減し、かつ動作周
波数の低いフイルタ回路を得ることができる。
をビツトシリアルのデータに変換した後、並列的に内政
演算処理することにより、配線量を低減し、かつ動作周
波数の低いフイルタ回路を得ることができる。
【図１】本発明によるフイルタ回路の基本的構成を示す
ブロツク図である。
ブロツク図である。
【図２】その第１の実施例を示すブロツク図である。
【図３】そのデータ変換部を示すブロツク図である。
【図４】その動作の説明に供する信号波形図である。
【図５】第２の実施例によるサンプリングレートコンバ
ータを示すブロツク図である。
ータを示すブロツク図である。
【図６】その第３の実施例を示すブロツク図である。
【図７】データ変換部の他の実施例を示すブロツク図で
ある。
ある。
【図８】従来のサンプリングレートコンバータを示すブ
ロツク図である。
ロツク図である。
【図９】その動作の説明に供する信号波形図である。
【図１０】入力系列をシリアル処理するサンプリングレ
ートコンバータを示すブロツク図である。
ートコンバータを示すブロツク図である。
１、２０、４０、５０、７０、８０……サンプリングレ
ートコンバータ、２２、５１……データ変換部、２４Ａ
〜２４Ｌ、７１Ａ〜７１Ｌ、７２Ａ〜７２Ｌ……リード
オンリメモリ、４２Ａ〜４２Ｌ……内積演算器。
ートコンバータ、２２、５１……データ変換部、２４Ａ
〜２４Ｌ、７１Ａ〜７１Ｌ、７２Ａ〜７２Ｌ……リード
オンリメモリ、４２Ａ〜４２Ｌ……内積演算器。
Claims (2)
- 【請求項１】順次連続して入力するビツトパラレルの入
力データについて、現サンプル及びその直前のｎ−１サ
ンプルの入力データを、ビツト単位でパラレルシリアル
変換してビツトシリアルデータを出力するデータ変換回
路と、 上記ビツトシリアルデータを並列的に処理する複数系列
の内積演算器とを具えることを特徴とするフイルタ回
路。 - 【請求項２】入力データのサンプリング周波数を変換し
て出力するフイルタ回路において、 順次連続して入力するビツトパラレルの入力データにつ
いて、現サンプル及びその直前のｎ−１サンプルの入力
データを、ビツト単位でパラレルシリアル変換してビツ
トシリアルデータを出力するデータ変換回路と、 各位相の出力サンプル値を検出するサブフイルタ毎に、
上記ビツトシリアルデータを並列的に処理する複数系列
の内積演算器とを具えることを特徴とするフイルタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206192A JPH05267992A (ja) | 1992-03-18 | 1992-03-18 | フイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9206192A JPH05267992A (ja) | 1992-03-18 | 1992-03-18 | フイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267992A true JPH05267992A (ja) | 1993-10-15 |
Family
ID=14043972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9206192A Pending JPH05267992A (ja) | 1992-03-18 | 1992-03-18 | フイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267992A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539593A (ja) * | 2007-09-13 | 2010-12-16 | フリースケール セミコンダクター インコーポレイテッド | 重複オペランドを使用したｓｉｍｄの内積演算 |
-
1992
- 1992-03-18 JP JP9206192A patent/JPH05267992A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010539593A (ja) * | 2007-09-13 | 2010-12-16 | フリースケール セミコンダクター インコーポレイテッド | 重複オペランドを使用したｓｉｍｄの内積演算 |
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