JPH05267692A - Dual-gate field-effect semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、デュアルゲート電界効
果型トランジスタの改良に関する。FIELD OF THE INVENTION The present invention relates to improvements in dual gate field effect transistors.
【０００２】[0002]
【従来の技術】ＧａＡｓ等の半絶縁性化合物半導体基板
（以下、単に基板ともいう）を用いて作製されたデュア
ルゲート電界効果型トランジスタ（以下、単にデュアル
ゲートＦＥＴともいう）は、良好な利得制御を行い得る
ために、チューナーの初段の増幅器等に広く使用されて
いる。2. Description of the Related Art A dual gate field effect transistor (hereinafter also simply referred to as a dual gate FET) manufactured by using a semi-insulating compound semiconductor substrate (hereinafter simply referred to as a substrate) such as GaAs has a good gain control. It is widely used for the first stage amplifier of a tuner, etc., in order to be able to perform.
【０００３】デュアルゲートＦＥＴは、ソース部とドレ
イン部との間に並列に配置された２つのゲート部を有
し、ソース部に近い方のゲート部（以下、第１ゲート部
という）に入力信号を加え、ドレイン部に近い方のゲー
ト部（以下、第２ゲート部という）に局部発振電圧を加
え、安定で高利得の高周波増幅を行うことができる。第
２ゲート部の直流バイアス値を変えることによって利得
制御ができ、優れたＡＧＣ特性を示す。A dual-gate FET has two gate portions arranged in parallel between a source portion and a drain portion, and an input signal is input to the gate portion closer to the source portion (hereinafter referred to as the first gate portion). In addition, a local oscillation voltage is applied to a gate portion (hereinafter, referred to as a second gate portion) closer to the drain portion, and stable and high gain high frequency amplification can be performed. Gain control can be performed by changing the DC bias value of the second gate portion, and excellent AGC characteristics are exhibited.
【０００４】高周波用半導体装置の混変調特性は、高周
波増幅における重要な要素である。近年、ＦＥＴが従来
のバイポーラトランジスタに代わって高周波増幅に用い
られている理由の１つは、混変調特性が優れているため
である。The cross modulation characteristic of the high frequency semiconductor device is an important factor in high frequency amplification. In recent years, one of the reasons why FETs are used for high-frequency amplification instead of conventional bipolar transistors is that they have excellent intermodulation characteristics.
【０００５】デュアルゲートＦＥＴにおいて混変調特性
を向上させるためには、第１ゲート部と第２ゲート部の
電流駆動能力β1、β2の比ｍ ｍ＝β2／β1 を１より大きくすることが有効であることが理論的及び
実験的に知られている。ここで、 βi＝（εsμeＷi）／（２ａiＬi） （ｉ＝１，２） であり、添字１，２は第１ゲート部及び第２ゲート部を
意味する。尚、εsは誘電率、μeは電子移動度、Ｗはゲ
ートのチャンネル幅、ａはチャンネル厚さ、Ｌはゲート
長である。In order to improve the cross-modulation characteristics in the dual gate FET, the ratio m m = β 2 / β 1 of the current driving abilities β 1 and β 2 of the first gate portion and the second gate portion is made larger than 1. Is theoretically and experimentally known to be effective. Here, β i = (ε s μ e W i ) / (2a i L i ) (i = 1, 2), and the subscripts 1 and 2 mean the first gate portion and the second gate portion. Here, ε s is the dielectric constant, μ e is the electron mobility, W is the channel width of the gate, a is the channel thickness, and L is the gate length.
【０００６】[0006]
【発明が解決しようとする課題】従来、ｍを大きくする
ために、第１ゲート部及び第２ゲート部のキャリア濃度
プロファイルを最適化したり、第１ゲート部のゲート長
Ｌ1を第２ゲート部のゲート長Ｌ2より長くし、これによ
ってデュアルゲートＦＥＴの混変調特性の向上を図って
いる。しかしながら、前者の方法はデュアルゲートＦＥ
Ｔの製造プロセスが複雑になり、後者の方法はＬ1を長
くするために雑音指数や利得が悪くなるという問題があ
る。Conventionally, in order to increase m, the carrier concentration profile of the first gate portion and the second gate portion is optimized, or the gate length L 1 of the first gate portion is set to the second gate portion. Of the gate length L 2 of the dual gate FET to improve the intermodulation characteristics of the dual gate FET. However, the former method is a dual gate FE
The manufacturing process of T becomes complicated, and the latter method has a problem that the noise figure and the gain are deteriorated because L 1 is lengthened.
【０００７】従って、本発明の目的は、複雑な製造工程
を経ることなく容易に製造することができる、混変調特
性の優れたデュアルゲート電界効果型半導体装置を提供
することにある。Therefore, an object of the present invention is to provide a dual-gate field effect semiconductor device having excellent intermodulation characteristics, which can be easily manufactured without complicated manufacturing steps.
【０００８】[0008]
【課題を解決するための手段】上記の目的は、図１に示
すように、第２ゲート部１４のチャンネル幅（Ｗ2）が
第１ゲート部１２のチャンネル幅（Ｗ1）よりも大きい
ことを特徴とする本発明のデュアルゲート電界効果型半
導体装置によって達成することができる。ここで、各ゲ
ート部のチャンネル幅とは、各ゲート部における実質的
に動作するチャンネル領域の幅を意味する。The above object is that the channel width (W 2 ) of the second gate portion 14 is larger than the channel width (W 1 ) of the first gate portion 12 as shown in FIG. Can be achieved by the dual gate field effect semiconductor device of the present invention. Here, the channel width of each gate part means the width of the channel region in which each gate part operates substantially.
【０００９】第１ゲート部と第２ゲート部の電流駆動能
力比ｍを効果的に高めるためには、各ゲート部のチャン
ネル幅の比Ｗ2／Ｗ1の値は１．２以上であることが望ま
しい。Ｗ2／Ｗ1の値を大きくすればする程、ｍの値を大
きくできるが、Ｗ2／Ｗ1の値が大きくなり過ぎると、電
流密度に片寄りが発生するといった問題や、チップサイ
ズが大きくなるといった問題が生じる。それ故、Ｗ2／
Ｗ1の値は、２以下であることが望ましい。In order to effectively increase the current drive capability ratio m between the first gate portion and the second gate portion, the ratio of the channel width W 2 / W 1 of each gate portion should be 1.2 or more. Is desirable. The larger the value of W 2 / W 1, the larger the value of m can be. However, if the value of W 2 / W 1 becomes too large, the current density will be biased, and the chip size There is a problem that it becomes large. Therefore, W 2 /
The value of W 1 is preferably 2 or less.
【００１０】本発明のデュアルゲートＦＥＴにおいて
は、図３に示すように、第１ゲート部１２と第２ゲート
部１４との間に導電性領域１８が設けられていることが
好ましい。導電性領域１８は、オーミック接触から成る
合金化金属層、あるいは高濃度電子注入領域から成るこ
とが望ましい。In the dual gate FET of the present invention, it is preferable that a conductive region 18 is provided between the first gate portion 12 and the second gate portion 14 as shown in FIG. The conductive region 18 is preferably an alloyed metal layer made of ohmic contact or a high concentration electron injection region.
【００１１】[0011]
【作用】デュアルゲートＦＥＴの混変調特性は、ゲート
電圧Ｖgsに対するＦＥＴの相互コンダクタンスｇmの２
次微係数から生じる。混変調歪率の目安は、 （∂2ｇm／∂Ｖgs 2）／ｇm 式（１） で表すことができ（「ＦＥＴの混変調特性に関する一考
察」、テレビジョン、第２５巻、第１号（１９７１）、
第３８〜４２頁参照）、この値が大きい程混変調歪率は
高くなる。The cross-modulation characteristics of the dual gate FET are 2 of the mutual conductance g m of the FET with respect to the gate voltage V gs .
It arises from the second derivative. The cross modulation distortion factor can be expressed by the formula (∂ 2 g m / ∂V gs 2 ) / g m (1) (“A Consideration on Intermodulation Characteristics of FET”, Television, Vol. 25, No. 1 (1971),
(See pages 38 to 42), the higher this value, the higher the cross modulation distortion factor.
【００１２】デュアルゲートＦＥＴにおいては、第１ゲ
ート部に高周波信号が入力される。そして、第２ゲート
部に印加する直流電圧Ｖg2sを調整することで、利得の
制御を行う。従って、一定の利得制御を与える第２ゲー
ト部への印加直流電圧Ｖg2sの値をパラメータとし、第
１ゲート部への印加電圧Ｖg1sを変化させたときの相互
インダクタンスｇmを評価することで、混変調特性の良
否を見積もることができる。即ち、Ｖg2sをパラメータ
として、 （∂2ｇm／∂Ｖg1s 2）／ｇm 式（２） にて表される値を評価すればよい。In the dual gate FET, a high frequency signal is input to the first gate section. Then, the gain is controlled by adjusting the DC voltage V g2s applied to the second gate portion. Therefore, by evaluating the mutual inductance g m when the applied voltage V g1s to the first gate unit is changed, using the value of the DC voltage V g2s applied to the second gate unit that gives a constant gain control as a parameter. It is possible to estimate the quality of the intermodulation characteristic. That is, the value represented by (∂ 2 g m / ∂V g1s 2 ) / g m equation (2) may be evaluated using V g2s as a parameter.
【００１３】図４は、デュアルゲートＦＥＴの一般的な
等価回路である。本発明の効果を調べるために、この等
価回路を用いてシミュレーションを行った。その結果を
図５及び図６に示す。図５及び図６は、Ｖg2sを−１．
０Ｖから１．０Ｖまで０．５Ｖ刻みに変えて、式（２）
に示す値のＶg1s依存性を求めた結果である。尚、図５
では、従来のデュアルゲートＦＥＴと同様に、第１ゲー
ト部のチャンネル幅（Ｗ1）及び第２ゲート部のチャン
ネル幅（Ｗ2）を、Ｗ1＝Ｗ2とした。また、図６では、
本発明に従い、Ｗ2＝１．５×Ｗ1とした。尚、いずれの
場合も、第１ゲート部のゲート長（Ｌ1）及び第２ゲー
ト部のゲート長（Ｌ2）を、Ｌ1＝Ｌ2とした。FIG. 4 is a general equivalent circuit of a dual gate FET. In order to investigate the effect of the present invention, a simulation was performed using this equivalent circuit. The results are shown in FIGS. 5 and 6. 5 and 6 show that V g2s is −1.
Change from 0V to 1.0V in 0.5V increments, and use formula (2)
It is the result of obtaining the V g1s dependence of the value shown in. Incidentally, FIG.
Then, like the conventional dual gate FET, the channel width (W 1 ) of the first gate portion and the channel width (W 2 ) of the second gate portion are set to W 1 = W 2 . In addition, in FIG.
According to the present invention, W 2 = 1.5 × W 1 . In each case, the gate length (L 1 ) of the first gate portion and the gate length (L 2 ) of the second gate portion were L 1 = L 2 .
【００１４】図５と図６との比較から明かなように、第
２ゲート部のチャンネル幅（Ｗ2）が第１ゲート部のチ
ャンネル幅（Ｗ1）よりも大きい場合、Ｖg2sの値の如何
に拘らず、式（２）に示す値が、Ｗ1＝Ｗ2の場合よりも
小さくなっている。従って、Ｗ2＞Ｗ1の場合、デュアル
ゲートＦＥＴの混変調特性が改善されることが判る。As is clear from the comparison between FIGS. 5 and 6, when the channel width (W 2 ) of the second gate portion is larger than the channel width (W 1 ) of the first gate portion, the value of V g2s In any case, the value shown in the equation (2) is smaller than that in the case of W 1 = W 2 . Therefore, when W 2 > W 1 , it is understood that the intermodulation characteristics of the dual gate FET are improved.
【００１５】以下、図１〜図３を参照して、本発明のデ
ュアルゲート電界効果型半導体装置の構造を説明する。The structure of the dual gate field effect semiconductor device of the present invention will be described below with reference to FIGS.
【００１６】[0016]
【実施例】図１に本発明のデュアルゲートＦＥＴの第１
の実施例を示す。デュアルゲートＦＥＴ１は、ソース部
１０、第１ゲート部１２、第２ゲート部１４、及びドレ
イン部１６から成る。第１ゲート部１２及び第２ゲート
部１４は、ソース部１０及びドレイン部１６と平行に延
びている。第１ゲート部１２のチャンネル幅Ｗ1に対し
て、第２ゲート部１４のチャンネル幅Ｗ2は、Ｗ2＝１．
４×Ｗ1の関係にある。尚、第１ゲート部のチャンネル
幅Ｗ1は、ソース部１０と対向したチャンネル領域の幅
であり、第２ゲート部のチャンネル幅Ｗ2は、ドレイン
部１６と対向したチャンネル領域の幅である。尚、図１
〜図３において、第１ゲート部及び第２ゲート部のそれ
ぞれの電極パッドの図示は省略した。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a first dual gate FET of the present invention.
An example of is shown. The dual gate FET 1 includes a source section 10, a first gate section 12, a second gate section 14, and a drain section 16. The first gate portion 12 and the second gate portion 14 extend in parallel with the source portion 10 and the drain portion 16. For the channel width W 1 of the first gate portion 12, the channel width W 2 of the second gate portion 14, W 2 = 1.
There is a relationship of 4 × W 1 . The channel width W 1 of the first gate portion is the width of the channel region facing the source portion 10, and the channel width W 2 of the second gate portion is the width of the channel region facing the drain portion 16. Incidentally, FIG.
3A to 3C, the electrode pads of the first gate portion and the second gate portion are not shown.
【００１７】本明細書においてチャンネル幅という場
合、実質的に動作するチャンネル領域の幅を指し、かか
るチャンネル領域の端部は、例えばアイソレーション技
術によって形成することができる。実質的に動作するチ
ャンネル領域からゲート部の電極パッドまでのゲート部
分はチャンネル幅には含まれない。In the present specification, the term "channel width" refers to the width of a substantially operating channel region, and the ends of the channel region can be formed by, for example, an isolation technique. The gate portion from the substantially operating channel region to the gate electrode pad is not included in the channel width.
【００１８】図２は本発明のデュアルゲートＦＥＴの第
１の実施例の変形を示す。第１ゲート部１２及び第２ゲ
ート部１４は、ソース部１０を取り囲むように、略Ｃ字
形に配置されている。FIG. 2 shows a modification of the first embodiment of the dual gate FET of the present invention. The first gate portion 12 and the second gate portion 14 are arranged in a substantially C shape so as to surround the source portion 10.
【００１９】図３は本発明のデュアルゲートＦＥＴの第
２の実施例を示す。この実施例においては、デュアルゲ
ートＦＥＴ１は、ソース部１０、第１ゲート部１２、第
２ゲート部１４、ドレイン部１６、及び導電性領域１８
から成る。導電性領域１８は、第１ゲート部１２と第２
ゲート部１４の間に設けられている。導電性領域１８
は、オーミック接触から成り、Ｎｉ／ＡｕＧｅ／ＧａＡ
ｓから構成された合金化金属にて形成されている。尚、
合金化金属として、Ｉｎ／ＧａＡｓ、ＡｕＳｉ／ＧａＡ
ｓ等を使用することもできる。また、導電積領域１８を
高濃度電子注入（ｎ+イオン注入）にて形成することも
できる。かかる導電性領域１８を設けることによって、
Ｗ1とＷ2の不平衡によって電流分布が片寄ることを効果
的に軽減し得る。FIG. 3 shows a second embodiment of the dual gate FET of the present invention. In this embodiment, the dual gate FET 1 comprises a source section 10, a first gate section 12, a second gate section 14, a drain section 16, and a conductive region 18.
Consists of. The conductive region 18 includes the first gate portion 12 and the second gate portion 12.
It is provided between the gate portions 14. Conductive region 18
Consists of ohmic contacts, Ni / AuGe / GaA
It is formed of an alloyed metal composed of s. still,
As alloying metals, In / GaAs, AuSi / GaA
It is also possible to use s or the like. Alternatively, the conductive product region 18 can be formed by high-concentration electron injection (n + ion injection). By providing such a conductive region 18,
The deviation of the current distribution due to the imbalance of W 1 and W 2 can be effectively reduced.
【００２０】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。ソース部、第１ゲート部、第２ゲート部及びド
レイン部のパターンは、Ｗ2＞Ｗ1なる関係を満足する限
り、如何なるパターンとすることもできる。Although the present invention has been described based on the preferred embodiments, the present invention is not limited to these embodiments. The pattern of the source part, the first gate part, the second gate part, and the drain part may be any pattern as long as the relationship of W 2 > W 1 is satisfied.
【００２１】[0021]
【発明の効果】本発明によれば、第２ゲート部のチャン
ネル幅（Ｗ2）を第１ゲートのチャンネル幅（Ｗ1）より
も大きくすることによって、電流駆動能力比ｍ（＝β2
／β1）を１より大きくし得る。その結果、従来技術の
ような複雑な製造工程を経ることなく、容易に混変調特
性の優れたデュアルゲート電界効果型トランジスタを製
造することができる。また、製造プロセスの許す限り、
ゲート長Ｌ1及びＬ2を短くすることができるので、雑音
指数、利得等の高周波特性を維持したまま混変調特性の
向上が可能となる。According to the present invention, by making the channel width (W 2 ) of the second gate portion larger than the channel width (W 1 ) of the first gate portion, the current drivability ratio m (= β 2
/ Β 1 ) can be greater than 1. As a result, it is possible to easily manufacture a dual-gate field effect transistor having excellent intermodulation characteristics without going through a complicated manufacturing process as in the prior art. Also, as far as the manufacturing process allows,
Since the gate lengths L 1 and L 2 can be shortened, the intermodulation characteristics can be improved while maintaining the high frequency characteristics such as noise figure and gain.
【００２２】更に、第２ゲート部のチャンネル幅
（Ｗ2）を大きくすることで、出力インピーダンスの低
下を図ることができ、インピーダンス整合の点でも有利
である。Furthermore, by increasing the channel width (W 2 ) of the second gate portion, the output impedance can be reduced, which is also advantageous in terms of impedance matching.
【図１】本発明のデュアルゲート電界効果型トランジス
タの第１の実施例を示す模式的な平面図である。FIG. 1 is a schematic plan view showing a first embodiment of a dual gate field effect transistor of the present invention.
【図２】本発明のデュアルゲート電界効果型トランジス
タの第１の実施例の変形例を示す模式的な平面図であ
る。FIG. 2 is a schematic plan view showing a modification of the first embodiment of the dual gate field effect transistor of the present invention.
【図３】本発明のデュアルゲート電界効果型トランジス
タの第２の実施例を示す模式的な平面図である。FIG. 3 is a schematic plan view showing a second embodiment of the dual gate field effect transistor of the present invention.
【図４】デュアルゲートＦＥＴの一般的な等価回路を示
す図である。FIG. 4 is a diagram showing a general equivalent circuit of a dual gate FET.
【図５】従来のデュアルゲートＦＥＴ（Ｗ2＝Ｗ1）にお
ける、式（２）に示す値のＶg1 s依存性を求めた結果を
示す図である。FIG. 5 is a diagram showing a result of obtaining V g1 s dependency of a value shown in Expression (2) in a conventional dual gate FET (W 2 = W 1 ).
【図６】本発明のデュアルゲートＦＥＴ（Ｗ2＝１．５
×Ｗ1）における、式（２）に示す値のＶg1s依存性を求
めた結果を示す図である。FIG. 6 is a dual gate FET (W 2 = 1.5 of the present invention.
× in W 1), it is a diagram illustrating a result of obtaining V G1S dependence of the values shown in equation (2).
１ デュアルゲートＦＥＴ １０ ソース部 １２ 第１ゲート部 １４ 第２ゲート部 １６ ドレイン部 １８ 導電性領域 1 Dual Gate FET 10 Source Part 12 First Gate Part 14 Second Gate Part 16 Drain Part 18 Conductive Region
Claims (2)
部のチャンネル幅よりも大きいことを特徴とするデュア
ルゲート電界効果型半導体装置。1. A dual-gate field effect semiconductor device, wherein the channel width of the second gate portion is larger than the channel width of the first gate portion.
性領域が設けられていることを特徴とする請求項１に記
載のデュアルゲート電界効果型半導体装置。2. The dual gate field effect semiconductor device according to claim 1, wherein a conductive region is provided between the first gate portion and the second gate portion.
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|---|---|---|---|
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Country Status (2)
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| CN113593478A (en) * | 2021-08-12 | 2021-11-02 | 武汉华星光电半导体显示技术有限公司 | Display panel |
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