JPH0355851A - Semiconductor device - Google Patents
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- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野】
本発明は、高出力・高効率のＧａＡｓ半導体を用いたシ
ョットキー接合ゲート型電界効果トランジスタ（以下Ｍ
ＥＳＦＥＴと略す）に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a Schottky junction gate field effect transistor (hereinafter referred to as M
(abbreviated as ESFET).
ＧａＡｓを用いたＭＥＳＦＥＴはマイクロ波帯における
増幅素子として有用である。特に、移動体通信、衛星通
信などのために、高出力・高効率のＭＥＳＦＥＴが望ま
れている。MESFETs using GaAs are useful as amplification elements in the microwave band. In particular, MESFETs with high output and high efficiency are desired for mobile communications, satellite communications, and the like.
従来のＧａＡｓを用いたＭＥ Ｓ Ｆ ＥＴの断面構造
を第５図により説明する。ＧａＡｓ基板１上に、バッフ
ァ一層２と呼ばれる高純度のＧａＡｓエビタキシャル層
、チャンネル層４と呼ばれる比較的高いキャリア濃度の
ＧａＡｓエビタキシャル層、および低濃度層５と呼ばれ
る比較的低いキャリア濃度のＧａＡｓエピタキシャル層
が形成されている。この低濃度層５上にソース電極７お
よびドレイン電極８がオーミック電極により、またこの
２つの電極間にショットキ接合を形成する金属層により
ゲート電極９が形成されている。The cross-sectional structure of a conventional MESFET using GaAs will be explained with reference to FIG. On a GaAs substrate 1, a high-purity GaAs epitaxial layer called a buffer layer 2, a relatively high carrier concentration GaAs epitaxial layer called a channel layer 4, and a relatively low carrier concentration GaAs epitaxial layer called a low concentration layer 5 are formed. layers are formed. On this low concentration layer 5, a source electrode 7 and a drain electrode 8 are formed by ohmic electrodes, and a gate electrode 9 is formed by a metal layer forming a Schottky junction between these two electrodes.
ＭＥＳＦＥＴの高出力化のためには、ソースドレイン間
への印加電圧を高めることが必要であるが、この印加電
圧の上限はゲート・ドレイン間の耐電圧で決定される。In order to increase the output of the MESFET, it is necessary to increase the voltage applied between the source and drain, but the upper limit of this applied voltage is determined by the withstand voltage between the gate and drain.
このため、通常、高出力用ＭＥＳＦＥＴのゲートｔａ極
９はソースドレイン耐電圧向上のためにリセス部１０と
呼ばれる低抵抗層５の表面に形成された凹部に形成され
ている。For this reason, the gate ta pole 9 of the high-output MESFET is usually formed in a recessed part called a recessed part 10 formed on the surface of the low resistance layer 5 in order to improve the source-drain withstand voltage.
また、ＭＥＳＦＥＴのバッファー層２としてＡ Ｑ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓから成る超格子層を
用いることにより、ＭＥＳＦＥＴの増幅特性におけるひ
ずみ特性が改善されることが知られている。 （ＩＥ
ＥＥ Ｔｒａｎｓ． Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒ
ｙ ａｎｄＴｅｃｈｎｑｕｅｓ ｖｏｌ， ＭＴＴ−３
６ Ｎｏ．６ （１９８８） ｐ．１０２３以降）
〔発明が解決しようとする課題］
高効率・高出力のＭＥＳＦＥＴを実現するためには、相
互コンダクタンスを高め、かつソース・ドレイン耐電圧
を高めることが必要である。Also, as the buffer layer 2 of MESFET, A Q G
It is known that strain characteristics in the amplification characteristics of MESFETs can be improved by using a superlattice layer composed of a As / Ga As. (IE
EE Trans. Microwave Theor
y andTechniques vol, MTT-3
6 No. 6 (1988) p. 1023 et seq.) [Problems to be Solved by the Invention] In order to realize a MESFET with high efficiency and high output, it is necessary to increase the mutual conductance and the source-drain withstand voltage.
しかしながら、相互コンダクタンスを向上させるために
はチャンネル層のキャリャー濃度を高めることが有効で
あるが、その場合はソース・ドレイン耐電圧が低下する
。逆に、ソース・ドレイン耐電圧を向上させるためには
、リセスの幅を広げることが有効であるが、その場合は
相互コンダクタンスが低下する。このため、この両者を
同時に高める設計はできず、従来技術においてはこのよ
うなＭＥＳＦＥＴの電力付加効率は３０％（１８ＧＨｚ
で測定）程度しか得ら格子バッファを用い、かつ、キャ
リアー濃度およびリセスの幅を最適化することにより、
高効率・高出力のＭＥＳＦＥＴを提供することにある。However, although it is effective to increase the carrier concentration in the channel layer in order to improve mutual conductance, in this case, the source-drain withstand voltage decreases. Conversely, in order to improve the source-drain withstand voltage, it is effective to widen the recess width, but in that case, the mutual conductance decreases. For this reason, it is not possible to design a design that increases both of these simultaneously, and in the conventional technology, the power added efficiency of such MESFET is 30% (18 GHz
By using a lattice buffer and optimizing the carrier concentration and recess width,
Our goal is to provide MESFETs with high efficiency and high output.
〔課題を解決するための手段および作用ｊ本発明による
ＭＥＳＦＥＴは、ＧａＡｓとＡ Ｑ．．Ｇ ａ，−ＸＡ
ｓ （ただし、Ｘは、０．３以上、１．０以下）から
構威される超格子構造のバッファ−層と、該バッファ層
上に形成されたＮ型Ｇ ａ Ａ ｓから成るチャンネル
層と、該チャンネル層上に形成されておりかつ該チャン
ネル層のキャリア濃度の０．２倍以上０．４倍以下のキ
ャリア濃度である低濃度層と、該低濃度層上に形成され
たソース電極およびドレイン電極と、該ソース電極およ
びドレイン電極の間に形成されかつ上記低濃度層とショ
ットキ接合を形成するゲート電極を備えたものである。[Means and effects for solving the problem j MESFET according to the present invention uses GaAs and AQ. ．． G a, -XA
a buffer layer with a superlattice structure consisting of s (where X is 0.3 or more and 1.0 or less); a channel layer formed on the buffer layer and made of N-type GaAs; , a low concentration layer formed on the channel layer and having a carrier concentration of 0.2 times or more and 0.4 times or less than the carrier concentration of the channel layer; a source electrode formed on the low concentration layer; The device includes a drain electrode and a gate electrode formed between the source electrode and the drain electrode and forming a Schottky junction with the low concentration layer.
望ましくは、加えて上記低濃度層に形成された凹部上に
上記ゲート電極が形成され、該凹部の幅Ｌｒをゲ−゜・
Ｔである。Desirably, the gate electrode is additionally formed on the recess formed in the low concentration layer, and the width Lr of the recess is set by a gate electrode.
It is T.
なお、超格子構造のバッファ−層はＧａＡｓとＡ Ｑ．
ｅＧ ａ，−ｍＡ ｓ （ただし、Ｘは、０．３以上、
１．０以下）の多層繰返し構造からなり、１０ｎｍ以上
の厚さであることが望ましい。また、又は、０．３以上
、１．０以下とすることが、ＧａＡｓとＡ Ｑ，Ｇ ａ
，．．Ａ ｓとの禁制帯の差を充分なものとするために
必要である。このバッファー層は通常ＧａＡｓ基板上に
形成された高純度のＧａＡｓエビタキシャル層上に形成
される。The superlattice structure buffer layer is made of GaAs and AQ.
eG a, -mA s (However, X is 0.3 or more,
1.0 or less), and preferably has a thickness of 10 nm or more. Alternatively, it is possible to set GaAs and A Q, Ga to be 0.3 or more and 1.0 or less.
、． ．． This is necessary in order to make a sufficient difference in the forbidden band from As. This buffer layer is typically formed on a high purity GaAs epitaxial layer formed on a GaAs substrate.
ＭＥＳＦＥＴにおいて、超格子構造のバッファを用い、
かつ、チャンネル層および低濃度層の濃度を上記の条件
とすることによりチャンネル層への充分なキャリアの閉
じ込めが可能となる。In MESFET, using a superlattice structure buffer,
In addition, by setting the concentrations of the channel layer and the low concentration layer to the above conditions, sufficient carriers can be confined in the channel layer.
ア濃度 ５ ． Ｏ Ｘ Ｉ Ｏ”／ｃｎ！以下）、Ｇ
ａＡｓ／ Ａ Ｑ Ａ ｓの超格子構造からなるバッフ
ァ層３（厚さ６ ０ ｎｍ， Ｇ ａ Ａ ｓ層３ｎｍ
−ＡＱＡｓ層３ｎｍの１０周期からなる）、ｓｉドープ
のチャンネル層４ （厚さ５０ｎｍ，キャリア濃度 ５
． ＯＸＩＯ”／ｄ）、比較的低キャリャ濃度の低濃
度層５（厚さ１２０ｎｍ，キャリア濃度 １．５ＸＩＯ
’“／ｄ）、比較的高キャリア濃度のキャップ層６（厚
さ１００ｎｍ，キャリア濃度 １．５×１０″” ／
ｃｎ？ ）の各層が分子線エビタキシー法により順次、
エビタキシャル成長されている。A concentration 5. O X I O”/cn! or less), G
Buffer layer 3 consisting of aAs/AQAs superlattice structure (thickness: 60 nm, GaAs layer: 3 nm)
- AQAs layer consisting of 10 periods of 3 nm), Si-doped channel layer 4 (thickness 50 nm, carrier concentration 5
．． OXIO”/d), low concentration layer 5 with relatively low carrier concentration (thickness 120 nm, carrier concentration 1.5XIO
'"/d), relatively high carrier concentration cap layer 6 (thickness 100 nm, carrier concentration 1.5×10""/
cn? ) are sequentially processed using the molecular beam epitaxy method.
It has been grown ebitaxially.
キャップ層６上のソース電極７およびドレイン電極８は
、Ａ ｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕからなるオ
ーミック接合を形或する金属層を合金化したものである
。The source electrode 7 and drain electrode 8 on the cap layer 6 are formed by alloying metal layers forming an ohmic junction made of AuGe/Ni/Au.
その幅（ゲート長Ｌｒ）は０．５μｍである，リセス部
１０は、２層レジスト層を用いたエッチングにより形成
している。その幅（リセス幅ＬＶ）は１．１μｍであり
、その深さは低濃度層５をその表面から７０ｎｍ取り去
るだけの深さである。したがって、ゲート電極９の位置
での低濃度層５の厚みは５０ｎｍである。The recess portion 10, whose width (gate length Lr) is 0.5 μm, is formed by etching using a two-layer resist layer. Its width (recess width LV) is 1.1 μm, and its depth is sufficient to remove 70 nm of the low concentration layer 5 from its surface. Therefore, the thickness of the low concentration layer 5 at the position of the gate electrode 9 is 50 nm.
ゲート電極９にπ型ゲートを用いてゲート幅を２８０μ
ｍとした場合、上記実施例のＭＥＳＦＥＴの電力付加効
率および高周波利得（１８ＧＨＺで測定）を第２図に示
す。比較例として、超格子構造からなるバッファ層３を
形成せず、ＧａＡｓバッファ層２のみの場合も第２図に
示した。測定時のバイアス電圧は、ドレイン電流がその
飽和電流値の１７２となるゲート電圧としている。A π-type gate is used for the gate electrode 9, and the gate width is 280μ.
FIG. 2 shows the power added efficiency and high frequency gain (measured at 18 GHz) of the MESFET of the above example, where m is the same. As a comparative example, FIG. 2 also shows a case in which only the GaAs buffer layer 2 was formed without forming the buffer layer 3 having a superlattice structure. The bias voltage during measurement was set to the gate voltage at which the drain current reached its saturation current value of 172.
第２図から明らかなように、高周波利得がフラットな値
から１ｄＢ低下する入力電力では、本発明による電力付
加効率は４４％（ドレイン・ソース電圧：６Ｖ）と優れ
た値がえられた。なお、ドレイン・ソース電圧を８Ｖと
した場合の電力付加効率は４８％に向上する。また、第
２このため、比較例の場合と比べて、直線性の高い増幅
が可能となり、歪特性・混変調特性の向上が期待できる
。As is clear from FIG. 2, when the input power was such that the high frequency gain decreased by 1 dB from the flat value, the power added efficiency according to the present invention was an excellent value of 44% (drain-source voltage: 6 V). Note that the power added efficiency improves to 48% when the drain-source voltage is 8V. Moreover, secondly, compared to the case of the comparative example, amplification with higher linearity is possible, and improvements in distortion characteristics and cross-modulation characteristics can be expected.
つぎに、低濃度層のキャリア濃度ＮＱを変化させた場合
の特性を第３図に示す。第３図は、チャンネル層のキャ
リア濃度Ｎｄを ５．０×１０’“／一とし、低濃度層
のキャリア濃度を変化させた時の相互コンダクタンスＧ
ｍとゲート・ドレイン耐電圧ＢＶｇｄの変化を示してい
る。Next, FIG. 3 shows the characteristics when the carrier concentration NQ of the low concentration layer is changed. Figure 3 shows the mutual conductance G when the carrier concentration Nd in the channel layer is 5.0×10'/1 and the carrier concentration in the low concentration layer is changed.
It shows the change in m and gate-drain withstand voltage BVgd.
相互コンダクタンスＧｍは、低濃度層のキャリア濃度と
チャンネル層のキャリア濃度の比Ｎｆｌ／Ｎｄを２０％
以上、望ましくは３０％以上とすることで４０ｍｓ以上
とすることができる。一方、ゲート・ドレイン耐電圧Ｂ
ＶｇｄはＮＱ／Ｎｄを４０％以下とすることで、ｌＯＶ
以上とすることができる。したがって、低濃度しくは、
３０％以上４０％以下とすることが本発明のＭＥ Ｓ
Ｆ ＥＴの高効率・高出力化のため？必要である。The mutual conductance Gm is determined by setting the ratio Nfl/Nd of the carrier concentration of the low concentration layer to the carrier concentration of the channel layer to 20%.
As mentioned above, by desirably setting the time to 30% or more, the time can be set to 40 ms or more. On the other hand, gate-drain withstand voltage B
Vgd is lOV by keeping NQ/Nd below 40%.
It can be more than that. Therefore, at low concentrations,
The ME S of the present invention is set to 30% or more and 40% or less.
For high efficiency and high output of FET? is necessary.
また、リセス幅Ｌｒを変化させた時の特性を第４図に示
す。第４図は、ゲート長Ｌｇを０．５μｍとし、リセス
幅とゲート長の差Ｌｒ−Ｌｇを０．２から１．２μｍま
で（リセス幅Ｌｒを０．７から１．７μｍまでに相当）
変化させた時のゲート・ドレイン耐電圧ＢＶｇｄと高周
波利得に比例するＳパラメータ値Ｓ ｍ ＋を示してい
る。ゲート・ドレイン耐電圧ＢＶｇｄは、リセス幅とゲ
ート長の差
Ｌｒ−Ｌｇが０．３ｐｍ以上、望ましくは０．４μｍ以
上とすることで、１０Ｖ以上とすることができる。一方
、Ｓパラメータ値Ｓ■は、リセス幅とゲート長の差Ｌｒ
−Ｌｇを０．８μｍ以下とすることで、７ｄＢ以上とす
ることができる。したがって、リセス幅とゲート長の差
している部分のゲート電極の幅である。Further, FIG. 4 shows the characteristics when the recess width Lr is changed. In Fig. 4, the gate length Lg is 0.5 μm, and the difference between the recess width and gate length Lr-Lg is from 0.2 to 1.2 μm (corresponding to the recess width Lr from 0.7 to 1.7 μm).
It shows the gate-drain withstand voltage BVgd and the S parameter value S m + which is proportional to the high frequency gain when changed. The gate-drain withstand voltage BVgd can be made 10 V or more by setting the difference Lr-Lg between the recess width and the gate length to 0.3 pm or more, preferably 0.4 μm or more. On the other hand, the S parameter value S■ is the difference between the recess width and the gate length Lr
By setting -Lg to 0.8 μm or less, it can be 7 dB or more. Therefore, this is the width of the gate electrode where the recess width and gate length differ.
リセスの断面形状として、矩形を第ｌ図に示しているが
、半円形に近い丸みをもった断面形状も可能である。こ
の場合のリセスの幅は、凹型の低濃度層上面端部間の距
離である。Although a rectangular cross-sectional shape is shown in FIG. 1 as the cross-sectional shape of the recess, a rounded cross-sectional shape close to a semicircle is also possible. The width of the recess in this case is the distance between the ends of the upper surface of the concave low concentration layer.
また、実施例として図１に示したように、低濃度層とソ
ース電極またはドレイン電極の間に高濃度にドーブした
半導体層であるキャップ層を設けているが、キャップ層
を設けない場合、イオン注入により高濃度領域を形成す
る場合などでも本発明と同等の効果が得られることは明
らかである。Furthermore, as shown in FIG. 1 as an example, a cap layer, which is a highly doped semiconductor layer, is provided between the low concentration layer and the source or drain electrode. It is clear that the same effects as the present invention can be obtained even when a high concentration region is formed by implantation.
本発明は以上に説明したように、本発明によるＭＥ Ｓ
Ｆ ＥＴは、ＧａＡｓと Ａ Ｑ Ｘ Ｇ ａ ＋
− ＸＡｓ （ただし、ｘは、０．３以上、１．０以下
）されておりかつ該チャンネル層のキャリア濃度？０．
２倍以上０．４倍以下のキャリア濃度である低濃度層と
、該低濃度層上に形成されたソース電極およびドレイン
電極と、該ソース電極およびドレイン電極の間に形成さ
れかつ上記低濃度層とショットキ接合を形成するゲート
電極を備えたものである。望ましくは、加えて上記低濃
度層に形成された凹部上に上記ゲート電極が形成され、
該凹の幅Ｌｒをゲート電極の幅（ゲート長）Ｌｇよりも
０．３μｍ以上０． ８μｍ以下大きな値としたもので
ある。As explained above, the present invention provides an ME S according to the present invention.
FET is GaAs and A Q
- XAs (where x is 0.3 or more and 1.0 or less) and the carrier concentration of the channel layer? 0.
A low concentration layer having a carrier concentration of 2 times or more and 0.4 times or less, a source electrode and a drain electrode formed on the low concentration layer, and a low concentration layer formed between the source electrode and the drain electrode and the above low concentration layer. and a gate electrode forming a Schottky junction. Desirably, the gate electrode is additionally formed on the recess formed in the low concentration layer,
The width Lr of the recess is set to be 0.3 μm or more 0.3 μm or more than the width (gate length) Lg of the gate electrode. This is a large value of 8 μm or less.
したがって、本発明によるＭＥＳＦＥＴは、高いゲート
・ドレイン耐電圧、大きな相互コンダクタンス、および
パラメータＳ■に代表されるマイクロ波における優れた
高周波利得特性を示すものである。加えて、高周波入力
電力の変化によらず高周波利得特性がフラットである。Therefore, the MESFET according to the present invention exhibits high gate-drain withstand voltage, large mutual conductance, and excellent high-frequency gain characteristics in microwaves as represented by the parameter S■. In addition, the high frequency gain characteristics are flat regardless of changes in high frequency input power.
これらの特性により、本発明によるＭＥＳＦＥＴは、高
い出力電力と優れた効率が得られるものである。These characteristics allow the MESFET according to the present invention to provide high output power and excellent efficiency.
第１図は、本発明の一実施例のＭＥＳＦＥＴを示す断面
図、
第２図（ａ）は、電力付加効率と高周波入力電力の関係
を示す図、
第２図（ｂ）は、高周波利得と高周波入力電力の関係を
示す図、
第３図は、相互コンダクタンスおよびゲート・ドレイン
耐電圧と低濃度層のキャリア密度とチャンネル層のキャ
リア密度の比の関係を示す図、第４図は、ゲート・ドレ
イン耐電圧およびＳパラメータ値Ｓ０とリセス幅とゲー
ト長の差の関係を示す図、
第５図は、従来技術によるＭＥＳＦＥＴを示す断面図、
をそれぞれ示している。
図において、ｌ・・・ＧａＡｓ基板、
２・・・ＧａＡｓバッファ層、
３・・・超格子からなるパッファ層、
４・・・チャンネル層、
５・・・低濃度層、
６・・・キャップ層、
７・・・ソース電極、
８・・・ドレイン電極、
９・・・ゲート電極、
１０・・・リセス部、である。FIG. 1 is a cross-sectional view of a MESFET according to an embodiment of the present invention, FIG. 2(a) is a diagram showing the relationship between power added efficiency and high-frequency input power, and FIG. 2(b) is a diagram showing the relationship between high-frequency gain and high-frequency input power. FIG. 3 is a diagram showing the relationship between high-frequency input power, and FIG. A diagram showing the relationship between the drain withstand voltage and the S parameter value S0, and the difference between the recess width and the gate length.
are shown respectively. In the figure, 1...GaAs substrate, 2...GaAs buffer layer, 3...Puffer layer made of superlattice, 4...Channel layer, 5...Low concentration layer, 6...Cap layer , 7...source electrode, 8...drain electrode, 9...gate electrode, 10...recess portion.
Claims (2)
し、ｘは、０．３以上、１．０以下）から構成される超
格子構造のバッファー層と、該バッファ層上に形成され
たＮ型ＧａＡｓから成るチャンネル層と、該チャンネル
層上に形成されかつ該チャンネル層のキャリア濃度の０
．２倍以上０．４倍以下のキャリア濃度である低濃度層
と、該低濃度層上に形成されたソース電極およびドレイ
ン電極と、該ソース電極およびドレイン電極の間に形成
されかつ上記低濃度層とシヨットキ接合を形成するゲー
ト電極を備えることを特徴とする半導体装置。(1) A buffer layer with a superlattice structure made of GaAs and Al_xGa_1_-_xAs (where x is 0.3 or more and 1.0 or less) and a channel made of N-type GaAs formed on the buffer layer. a layer formed on the channel layer and having a carrier concentration of 0 in the channel layer.
．． A low concentration layer having a carrier concentration of 2 times or more and 0.4 times or less, a source electrode and a drain electrode formed on the low concentration layer, and a low concentration layer formed between the source electrode and the drain electrode and the above low concentration layer. 1. A semiconductor device comprising: a gate electrode that forms a Schottky junction with a gate electrode;
極が形成され、該凹部の幅Ｌｒを、ゲート電極の幅（ゲ
ート長）Ｌｇよりも０．３μｍ以上０．８μｍ以下大き
な値としたことを特徴とする第１項記載の半導体装置。(2) The gate electrode is formed on the recess formed in the low concentration layer, and the width Lr of the recess is set to a value larger than the width (gate length) Lg of the gate electrode by 0.3 μm or more and 0.8 μm or less. 2. The semiconductor device according to claim 1, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050289A JPH0355851A (en) | 1989-07-25 | 1989-07-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19050289A JPH0355851A (en) | 1989-07-25 | 1989-07-25 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355851A true JPH0355851A (en) | 1991-03-11 |
Family
ID=16259158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19050289A Pending JPH0355851A (en) | 1989-07-25 | 1989-07-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355851A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5250822A (en) * | 1991-03-26 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US5473177A (en) * | 1990-11-16 | 1995-12-05 | Sumitomo Electric Industries, Ltd. | Field effect transistor having a spacer layer with different material and different high frequency characteristics than an electrode supply layer thereon |
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