KR920009896B1 - Ga-as fet and its manufacturing method - Google Patents

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Abstract

The method for mfg. a GaAs field effect transistor (FET) comprises (a) forming a first epitaxial layer doped with low density P-impurities on the semi-insulating substrate, (b) forming a projection part-formed buffer layer on the gate electrode-forming zone by etching the epitaxial layer, (c) forming an second epitaxial layer doped with high density N-impurities on the projection part, (d) forming the contact layer on both sides of the projection part by etching the epitaxial layer, (e) forming a third epitaxial layer doped with N-impurities on the projection part, (f) forming an activating layer on the part by etching the epitaxial layer, and (g) forming an electrode on the contact layer and the activating layer. The GaAs FET can improve a low noise characteristic.

Description

갈륨비소 전계효과 트랜지스터 및 그 제조방법Gallium Arsenide Field Effect Transistor and Manufacturing Method Thereof

제1도는 종래의 칼륨비소 전계효과 트랜지스터의 수직단면도.1 is a vertical cross-sectional view of a conventional potassium arsenic field effect transistor.

제2도는 본 발명에 따른 칼륨비소 전계효과 트랜지스터의 수직단면도.2 is a vertical cross-sectional view of a potassium arsenic field effect transistor according to the present invention.

제3a-b도는 본 발명에 따른 칼륨비소 전계효과 트랜지스터의 제조방법을 나타내는 수직단면도.Figure 3a-b is a vertical cross-sectional view showing a method for manufacturing a potassium arsenic field effect transistor according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

11 : 반절연성기판 13 : 버퍼층11: semi-insulating substrate 13: buffer layer

15 : 접촉층 17 : 활성층15: contact layer 17: active layer

19,21 : 소오스전극 및 드레인전극 23 : 게이트 전극19, 21 source and drain electrodes 23 gate electrode

본 발명은 갈륨비소 전계효과 트랜지스터 및 그의 제조방법에 관한 것으로, 특히 소오스저항을 감소시켜 저잡음특성을 향상시킬 수 있는 갈륨비소 전계효과 트랜지스터 및 그의 제조방법에 관한 것이다.The present invention relates to a gallium arsenide field effect transistor and a method of manufacturing the same, and more particularly to a gallium arsenide field effect transistor that can reduce the source resistance to improve the low noise characteristics and a method of manufacturing the same.

최근 정보통신 사회로 급속히 발전해 감에 따라 초고속 컴퓨터, 초고주파 및 광통신에 대한 필요성이 더욱 증가되고 있다. 그러나 기존 Si를 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 이루어지고 있다.With the rapid development of information and communication society in recent years, the need for high speed computer, high frequency and optical communication is increasing. However, researches on compound semiconductors having excellent material properties have been actively conducted because there is a limit in satisfying such a need with existing Si devices.

상기 화합물 반도체 중 GaAs는 고전자 이동도(High Electron Mobility), 고전자속도, 반절연성기판 및 직접천이밴드 등의 특성을 갖고 있으므로 Si에 비해 고속동작, 높은 내방사성 및 저소비전력 등 우수한 물질특성을 갖는다.Among the compound semiconductors, GaAs has characteristics such as high electron mobility, high magnetic speed, semi-insulating substrate, and direct transition band, so it has superior material characteristics such as high speed operation, high radiation resistance, and low power consumption compared to Si. Have

따라서 GaAs의 우수한 물질특성을 이용하여 저잡음 모노리틱 마이크로파 IC 및 초고속, 저소비전력 디지탈 IC를 제작하려는 연구가 활발히 진행되고 있다. MESFET(MEtal Semiconductor FET)는 GaAs 소자들중에서 기본이 되는 소자로서 접촉층의 양단에 소오스 및 드레인전극을 음성접촉(Ohmic Contact)시키고 그 사이에 게이트전극을 쇼트키(Sochottky) 접촉시켜 이 게이트전극에 인가되는 전압에 의해 전류를 제어하는 소자이다.Therefore, researches are being actively made to fabricate low noise monolithic microwave ICs and ultrafast, low power digital ICs using the excellent material properties of GaAs. MESFET (Metal Semiconductor FET) is the basic device among GaAs devices. The source and drain electrodes are in ohmic contact on both ends of the contact layer, and the gate electrode is in contact with the gate electrode by Schottky contact. The device controls the current by the applied voltage.

상기 MESFET중 GaAs를이용하는 것을 GaAs 전계효과 트랜지스터(GaAs FET)라 하다. 상기 GaAs MESFET는 기생용량이 작은 반절연성기판 위에 에피텍셜층(Epitaxial layer)을 이용하여 만든다. 상기 에피텍셜층은 GaAs로 이루어져 높은 이동도를 갖게 되므로 직렬저항을 감소시킨다. 특히 상기 GaAs MESFET의 저잡음특성은 트랜스컨덕턴스(Transonductance：gm)가 클수록 향상되는데, 이 트랜스컨덕턴스는 소오스저항이 감소됨에 따라 증가하기 때문에 게이트전극과 소오스전극 사이의 소오스 저항을 감소시키는 것이 중요하다.The use of GaAs among the MESFETs is called GaAs field effect transistor (GaAs FET). The GaAs MESFET is made of an epitaxial layer on a semi-insulating substrate having a low parasitic capacitance. The epitaxial layer is made of GaAs to have high mobility, thereby reducing series resistance. In particular, the low noise characteristic of the GaAs MESFET is improved as the transconductance (gm) increases. As the transconductance increases as the source resistance decreases, it is important to reduce the source resistance between the gate electrode and the source electrode.

제1도는 종래의 GaAs MESFET의 구조를 나타내는 수직단면도로써, 이 구조를 설명한다.1 is a vertical cross-sectional view showing the structure of a conventional GaAs MESFET, and this structure will be described.

반절연성기판(1)의 표면상에 버퍼층(2)과 활성층(3)이 형성되어 있다.The buffer layer 2 and the active layer 3 are formed on the surface of the semi-insulating substrate 1.

상기 활성층(3)은 일부분이 소정두께로 리세스 식각(Recess Etching)되어 있으며 채널로 이용되고 있다. 상기 활성층(3)의 표면에서 리세스 식각되어 있지 않는 부분의 상부에는 접촉층(4)이 형성되어 있고, 이 접촉층(4)의 표면상에는 소오스전극 및 드레인전극(5) 및 (6)이 음성접촉을 이루며 형성되어 있다. 또한 상기 활성층(3)이 리세스 식각된 부분의 표면상에는 게이트전극(7)이 쇼트키(Schotty) 접촉을 이루며 형성되어 있다.A portion of the active layer 3 is recess etched to a predetermined thickness and is used as a channel. A contact layer 4 is formed on an upper portion of the surface of the active layer 3 that is not recess etched, and source and drain electrodes 5 and 6 are formed on the surface of the contact layer 4. It is formed by making voice contact. In addition, a gate electrode 7 is formed on the surface of the recess etched portion of the active layer 3 to form a Schottky contact.

상술한 구조의 GaAs MESFET의 제조방법을 간단히 설명한다.A manufacturing method of the GaAs MESFET having the above-described structure will be briefly described.

반절연성기판(1)상에 N형의 불순물이 저농도, 예컨대 1015개/cm3-1016개/cm3로 도우프된 제1의 에피텍셜을 형성하여 상기 버퍼층(2)를 형성하고, 계속해서 상기 N형의 불순물이 약1017개/cm3정도로 도우프된 제2의 에피텍스층 상기 N형의 불순물이 고농도, 예컨대 1018개/cm3-1019개/cm3정도로 도우프된 제3의 에피텍셜층을 순차적으로 결정성장한 후 상기 제3의 에피텍셜층의 일부분을 통상의 리세스 식각방법에 의해 식각하여 접촉층(4)을 형성한다. 이때 상기 제3의 에피텍셜층도 소정두께가 식각되어 활성층(3)이 된다. 상기 에피텍셜층은 분자가 에피텍시(Molecular Beam Epitaxy：이하 MBE라 칭함) 또는 금속유기화학중착(Metal Organic Chemical Vapor Deposition：이하 MOCVD라 칭함)으로 형성된다. 그 다음 상기 접촉층(4)의 표면상의 소오스전극 및 드레인전극(5) 및 (6)을 형성한 후 상기 노출된 활성층(3)의 표면상에 게이트전극(7)을 형성한다.The buffer layer 2 is formed by forming a first epitaxial doped with an N-type impurity at a low concentration, for example, 10 15 pieces / cm 3 -10 16 pieces / cm 3 , on the semi-insulating substrate 1, A second epitex layer doped with N-type impurities at about 10 17 pieces / cm 3, and the N-type impurities are doped at a high concentration, for example, 10 18 pieces / cm 3 -10 19 pieces / cm 3. After the third epitaxial layer is grown in sequential order, a part of the third epitaxial layer is etched by a conventional recess etching method to form the contact layer 4. In this case, the third epitaxial layer is also etched to become an active layer 3. The epitaxial layer is formed of epitaxial molecules (Molecular Beam Epitaxy: hereinafter referred to as MBE) or metal organic chemical vapor deposition (hereinafter referred to as MOCVD). Then, the source and drain electrodes 5 and 6 are formed on the surface of the contact layer 4 and then the gate electrode 7 is formed on the exposed surface of the active layer 3.

상기 GaAs MESFET의 소오스저항은 접촉층과 소오스전극 사이의 접촉저항과 상기 소오스전극 하부의 활성층의 벌크저항으로 구성된다. 상기에서 게이트전극과 소오스전극 사이의 거리를 감소시키고, 또한 게이트전극 하부의 활성층이 리세스구조를 이루도록 하여 소오스저항을 줄일 수 있었다. 그러나 소오스전극과 게이트전극 사이의 거리감소는 소오스-게이트 항복전압이 감소되는 역효과가 발생되므로 한계가 있으며, 소오스전극과 게이트전극의 거리가 감소되더라도 활성층의 큰 벌크(bulk)저항으로 인하여 소오스저항이 커져 저잡음 특성이 나빠지는 문제점이 있었다.The source resistance of the GaAs MESFET is composed of a contact resistance between the contact layer and the source electrode and the bulk resistance of the active layer under the source electrode. In the above, the source resistance can be reduced by reducing the distance between the gate electrode and the source electrode and by forming the recess structure of the active layer under the gate electrode. However, the reduction of the distance between the source electrode and the gate electrode is limited because the adverse effect of reducing the source-gate breakdown voltage is generated, and the source resistance is increased due to the large bulk resistance of the active layer even when the source electrode and the gate electrode are reduced in distance. There was a problem in that the low noise characteristics are worse.

상기와 같은 문제점을 해결하기 위한 본 발명의 첫 번째 목적은 소오스저항을 감소시켜 잡음특성을 향상시킬 수 있는 GaAs MESFET를 제공하는데 있다.The first object of the present invention for solving the above problems is to provide a GaAs MESFET that can improve the noise characteristics by reducing the source resistance.

또한 본 발명의 두 번째 목적은 상기와 같은 GaAs MESFET의 제조방법을 제공함에 있다.In addition, a second object of the present invention is to provide a method of manufacturing the GaAs MESFET as described above.

본 발명의 상기 첫 번째 목적은 반절연성기판, 게이트전극이 형성될 영역이 돌출된 돌출부를 갖는 형태로 상기 반절연성기판 상에 형성된 버퍼층, 상기 돌출부 양쪽에 각각 하나씩 형성된 접촉층, 상기 접촉층 상에 각각 형성된 소오스전극 및 드레인전극, 상기 돌출부 상에서 돌출부를 포함하는 형태로 형성된 활성층, 및 돌출부 상부에 형성된 상기 활성층 상에 형성된 게이트전극을 포함하는 갈륨비소 전계효과 트랜지스터에 의해 달성된다.The first object of the present invention is to provide a semi-insulating substrate, a buffer layer formed on the semi-insulating substrate in the form of a protruding portion protruding from the region where the gate electrode is to be formed, a contact layer formed on each of the protrusions, respectively, A gallium arsenide field effect transistor comprising a source electrode and a drain electrode, an active layer formed in a form including a protrusion on the protrusion, and a gate electrode formed on the active layer formed on the protrusion, respectively.

또한, 본 발명의 상기 두 번째 목적은, 반절연성기판 상에 P형의 불순물이 저농도로 도우프된 제1의 에피텍셜층을 형성하는 공정, 게이트전극이 형성될 영역이 돌출되도록 상기 제1의 에피텍셜층을 식각하여 게이트전극이 형성될 영역에 돌출부가 형성된 버퍼층을 형성하는 공정, 결과물 상에 N형의 불순물이 고농도로 도우프된 제2의 에피텍셜층을 형성하는 공정, 돌출부 상에 형성된 상기 제2의 에피텍셜층을 제거하여 돌출부 양쪽에 각각 하나씩 접촉층을 형성하는 공정, 결과물 상에 N형의 불순물이 도우프된 제3의 에피텍셜층을 형성하는 공정, 돌출부 상에 형성된 상기 제3의 에피텍셜층이 남도록 상기 제3의 에피텍셜층을 사진식각함으로써 활성층을 형성하는 공정, 결과물 전면에 금속물질을 증착한 후 사진식각함으로써 상기 접촉층 및 활성층 상부에 전극을 형성하는 공정을 포함하는 갈륨비소 전계효과 트랜지스터의 제조방법에 의해 달성된다.In addition, the second object of the present invention is a step of forming a first epitaxial layer doped with a low concentration of P-type impurities on a semi-insulating substrate, wherein the first region is formed so that the region where the gate electrode is to be formed is protruded. Etching the epitaxial layer to form a buffer layer having protrusions formed in a region where the gate electrode is to be formed, forming a second epitaxial layer doped with N-type impurities at a high concentration on the resultant, and formed on the protrusions Removing the second epitaxial layer to form contact layers on each of the protrusions one by one; forming a third epitaxial layer doped with N-type impurities on the resultant; Forming an active layer by photolithography the third epitaxial layer so that the epitaxial layer of 3 remains; depositing a metal material on the entire surface of the resultant, and then performing photolithography on the contact layer and the active layer In a step of forming electrodes it is accomplished by a method for producing a gallium arsenic field effect transistor.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2도는 본 발명에 따른 GaAs MESFET의 바람직한 일실시예를 나타내는 수직단면도이다. 먼저 상기 GaAs MESFET의 구조를 설명한다.2 is a vertical sectional view showing a preferred embodiment of the GaAs MESFET according to the present invention. First, the structure of the GaAs MESFET will be described.

반절연성기판(11)상에 버퍼층(13)이 결정성장되어 형성된다.The buffer layer 13 is formed by crystal growth on the semi-insulating substrate 11.

상기 버퍼층(13)은 게이트전극이 형성될 영역이 돌출하여 돌출부를 형성한 메사(Mesa)구조로 형성된다.The buffer layer 13 has a mesa structure in which a region where a gate electrode is to be formed protrudes to form a protrusion.

상기 돌출부를 제외한 버퍼층(13)의 표면상의 접촉층(15)이 형성되며, 이 접촉층(15)의 표면상의 소오스전극 및 드레인전극(19) 및 (21)이 형성된다. 또한 상기 버퍼층(13)의 돌출부 표면과 접촉층(15)의 측면에 활성층(17)이 형성되며, 상기 버퍼층(13)의 돌출부 상부의 활성층(17)상에 게이트전극(23)이 형성된다.The contact layer 15 on the surface of the buffer layer 13 except for the protrusions is formed, and the source and drain electrodes 19 and 21 on the surface of the contact layer 15 are formed. In addition, an active layer 17 is formed on the surface of the protrusion of the buffer layer 13 and the side of the contact layer 15, and a gate electrode 23 is formed on the active layer 17 on the protrusion of the buffer layer 13.

상술한 구조의 GaAs MESFET의 전계효과가 생성되는 게이트전극(23)의 영역에만 채널로 이용되는 활성층(17)이 형성되므로 소오스전극(19)과 게이트전극(23) 사이의 거리에 따른 저항이 감소된다. 또한 소오스전극 및 드레인전극(19) 및 (21)의 하부에는 상기 활성층(17)보다 벌크저항이 작은 접촉층(15)이 두껍게 형성되므로, 활성층이 그 대부분을 이루던 종래방법에 의해 제조된 MESFET 보다 저항이 감소된다. 그리고 버퍼층(13)은 상기 활성층(17)과 접촉하여 보다 큰 전위차를 얻을 수 있으므로 누설전류를 줄이며 급준한 채널을 얻을 수 있다.Since the active layer 17 used as a channel is formed only in the region of the gate electrode 23 where the electric field effect of the GaAs MESFET having the above-described structure is formed, the resistance according to the distance between the source electrode 19 and the gate electrode 23 is reduced. do. In addition, a thicker contact layer 15 having a lower bulk resistance than the active layer 17 is formed under the source electrode and drain electrodes 19 and 21, so that the active layer is formed by the conventional method. Resistance is reduced. In addition, since the buffer layer 13 may contact the active layer 17 to obtain a larger potential difference, the leakage current may be reduced and a steep channel may be obtained.

제3a-c도는 전술한 제2도의 GaAs MESFET를 제조하기 위한 바람직한 일 실시에를 나타내는 단면도이다.3A-C are cross-sectional views showing one preferred embodiment for manufacturing the GaAs MESFET of FIG. 2 described above.

제3a도를 참조하면 반절연성기판(11)상에 2μm-3μm 두께로 P형, 예컨대 Be(Beryllium), Cr(Chromium), In(Induim) 및 Fe(Iron)등의 이온이 저농도, 예컨대 015개/cm3-1016개/cm3정도로 도우프된 제1의 에피텍셜층을 결정성장한 후, 게이트전극이 형성될 영역의 제1의 에피텍셜층이 돌출되어 돌출부를 형성하도록 상기 제1의 에피텍셜층을 메사식각하여 버퍼층(13)을 형성한다.Referring to FIG. 3A, ions such as P-types such as Be (Beryllium), Cr (Chromium), In (Induim), and Fe (Iron) have a low concentration, such as 0, on the semi-insulating substrate 11 at a thickness of 2 μm-3 μm. After crystal growth of the first epitaxial layer doped about 15 pieces / cm 3 -10 16 pieces / cm 3 , the first epitaxial layer of the region where the gate electrode is to be formed protrudes to form a protrusion. The epitaxial layer of mesa is etched to form a buffer layer 13.

이때, 상기 돌출부 외의 부분에도 상기 제1의 에피텍셜층이 남도록 한다.In this case, the first epitaxial layer remains on portions other than the protrusions.

제3b도를 참조하면 상기 버퍼층(13)상에 N형, 예컨대 Se(Selenium), S(Sulfur), Si(Silicon) 및 Te(Tellurium)등의 이온이 고농도, 예컨대 3.0×1016개/cm3이상 정도로 도우프된 제2의 에픽텍셜층을 그 표면이 평탄화되는 두께로 결정성장한 후 상기 버퍼층(13)의 돌출된 부분이 노출되도록 상기 제2의 에피텍셜층을 사진식각시켜 돌출부 양쪽에 각각 하나씩 접촉층(15)을 형성한다.Referring to FIG. 3B, ions such as N-type, for example, Se (Selenium), S (Sulfur), Si (Silicon), and Te (Tellurium), etc., have a high concentration on the buffer layer 13, for example, 3.0 × 10 16 pieces / cm. After crystallization of the second epitaxial layer doped to about 3 or more to a thickness where the surface is flattened, the second epitaxial layer is photo-etched to expose the protruding portions of the buffer layer 13, respectively, on both sides of the protrusions. The contact layers 15 are formed one by one.

제3c도를 참조하면 상기 버퍼층(13)의 노출된 부분과 접촉층(15)의 표면상의 N형의 불순물을 그 농도가 2.0×1017개/cm3-0.3×1017개/cm3이고 그 두께가 0.2μm이 되도록 결정성장 하여 제3의 에피텍셜층을 형성한 후 게이트전극이 형성될 영역에만 상기 제3의 에피텍셜층이 남도록 통상의 사진식각을 행하여 활성층(17)을 형성한다.Referring to FIG. 3C, the concentration of N-type impurities on the exposed portion of the buffer layer 13 and the surface of the contact layer 15 is 2.0 × 10 17 particles / cm 3 −0.3 × 10 17 particles / cm 3 . After the crystals are grown to have a thickness of 0.2 μm to form a third epitaxial layer, the active layer 17 is formed by performing normal photolithography so that the third epitaxial layer remains only in the region where the gate electrode is to be formed.

계속해서 상기 접촉층(15)의 노출된 부분에 소오스전극 및 드레인전극(19) 및 (21)을 형성한 후 상기 활성층(17)의 표면상에 게이트전극(23)을 형성한다.Subsequently, source and drain electrodes 19 and 21 are formed on the exposed portion of the contact layer 15, and then gate electrodes 23 are formed on the surface of the active layer 17.

이때, 상기 소오스 및 드레인전극(19)(21)는 AuGe/Ni/Au로 게이트전극(23)은 Ti/Pt/Au로 각각 형성됨이 바람직하며, 결정성장을 MBE 또는 MOCVD방법 중 어느 한 방법으로 실시한다.In this case, the source and drain electrodes 19 and 21 are preferably AuGe / Ni / Au, and the gate electrodes 23 are formed of Ti / Pt / Au, respectively, and crystal growth may be performed using either MBE or MOCVD. Conduct.

상술한 본 발명의 실시예에서 버퍼층을 P형의 불순물이 저농도로 도우프된(P-) 에피텍셜층으로 하였으나, N형의 불순물이 저농도로 도우프된(N-) 에피텍셜층으로 할 수 있으며, 또한 버퍼층을 게이트전극의 하부에서는 두껍고 소오스전극 및 드레인전극의 하부에서는 얇게 형성된 메사구조로 이루어진 것으로 설명하였으나, 게이트전극의 하부에만 두껍게 형성된 구조로 하여도 본 발명의 사상과 틀림이 없음을 알아야 한다.In the above-described embodiment of the present invention, the buffer layer may be an epitaxial layer doped with a low concentration of P-type impurities, but may be an epitaxial layer doped with a low concentration of N-type impurities. In addition, although the buffer layer has been described as having a mesa structure formed thick at the lower portion of the gate electrode and thinned at the lower portion of the source electrode and the drain electrode, it should be understood that even if the structure is formed thick only at the lower portion of the gate electrode, it is inconsistent with the idea of the present invention. do.

따라서 본 발명은 활성층이 게이트영역에서만 형성되어 채널로 이용되고, 소오스영역 및 드레인영역이 벌크저항이 작은 접촉층으로만 형성되므로 소오스저항이 감소되어 저잡음특성을 향상시키는 이점이 있다.Therefore, in the present invention, since the active layer is formed only in the gate region and used as a channel, and the source region and the drain region are formed only as the contact layer with small bulk resistance, the source resistance is reduced, thereby improving the low noise characteristic.

Claims (9)

반절연성기판, 게이트전극에 형성될 영역이 돌출된 돌출부를 갖는 형태로 상기 반절연성기판 상에 형성된 버퍼층, 상기 돌출부 양쪽에 각각 하나씩 형성된 접촉층, 상기 접촉층 상에 각각 형성된 소오스전극 및 드레인전극, 상기 돌출부 상에서 돌출부를 포함하는 형태로 형성된 활성층, 및 돌출부 상부에 형성된 상기 활성층 상에 형성된 게이트전극을 포함하는 갈륨비소 전계효과 트랜지스터.A semi-insulating substrate, a buffer layer formed on the semi-insulating substrate in a form in which a region to be formed on the gate electrode protrudes, a contact layer formed on each of the protrusions, a source electrode and a drain electrode formed on the contact layer, And a gallium arsenide field effect transistor comprising an active layer formed on the protrusion and including a protrusion, and a gate electrode formed on the active layer formed on the protrusion. 제1항에 있어서, 상기 버퍼층이 P--형임을 특징으로 하는 갈륨비소 전계효과 트랜지스터.The method of claim 1, wherein the buffer layer P-GaAs field-effect transistor, characterized by hyeongim. 제1항에 있어서, 상기 버퍼층이 N--형임을 특징으로 하는 갈륨비소 전계효과 트랜지스터.The method of claim 1, wherein the buffer layer N-GaAs field-effect transistor, characterized by hyeongim. 제1항에 있어서, 상기 접촉층이 소오스 및 드레인전극 영역의 반절연성기판 상에 버퍼층을 개재시켜 형성됨을 특징으로 하는 갈륨비소 전계효과 트랜지스터.The gallium arsenide field effect transistor according to claim 1, wherein the contact layer is formed on a semi-insulating substrate in the source and drain electrode regions through a buffer layer. 제1항에 있어서, 상기 접촉층이 소오스 및 드레인전극 영역의 반절연성기판 상에 형성됨을 특징으로 하는 갈륨비소 전계효과 트랜지스터.The gallium arsenide field effect transistor according to claim 1, wherein the contact layer is formed on a semi-insulating substrate in the source and drain electrode regions. 제1항에 있어서, 상기 활성층이 게이트전극 영역에만 형성됨을 특징으로 하는 갈륨비소 전계효과 트랜지스터.The gallium arsenide field effect transistor according to claim 1, wherein the active layer is formed only in the gate electrode region. 반절열성기판 상에 P형의 불순물이 저농도로 도우프된 제1의 에피텍셜층을 형성하는 공정, 게이트전극이 형성될 영역이 돌출되도록 상기 제1의 에피텍셜층을 식각하여 게이트전극이 형성될 영역에 돌출부가 형성된 버퍼층을 형성하는 공정, 결과물 상에 N형의 불순물이 도우프된 고농도로 제2의 에피텍셜층을 형성하는 공정, 돌출부 상에 형성된 상기 제2의 에피텍셜층을 제거하여 돌출부 양쪽에, 각각 하나씩 접촉층을 형성하는 공정, 결과물 상에 N형의 불순물이 도우프된 제3의 에피텍셜층을 형성하는 공정, 돌출부 상에 형성된 상기 제3의 에피텍셜층이 남도록 상기 제3의 에피텍셜층을 사진식각함으로써 활성층을 형성하는 공정, 결과물 전면에 금속물질을 증착한 후 사진식각함으로써 상기 접촉층 및 활성층 상부에 전극을 형성하는 공정을 포함하는 갈륨비소 전계효과 트랜지스터의 제조방법.Forming a first epitaxial layer doped with a low P-type impurity on a semi-thermal substrate, and etching the first epitaxial layer to protrude a region where the gate electrode is to be formed. Forming a buffer layer having protrusions in the region, forming a second epitaxial layer at a high concentration doped with N-type impurities on the resultant, and removing the second epitaxial layer formed on the protrusions Forming a contact layer on each side, one by one, forming a third epitaxial layer doped with N-type impurities on the resultant, and leaving the third epitaxial layer formed on the protrusions to remain. Forming an active layer by photolithography of the epitaxial layer of the substrate; Method for manufacturing a GaAs field effect transistor. 제7항에 있어서, 상기 버퍼층 형성시 상기 소오스 및 드레인전극영역 하부의 기판이 노출되지 않도록 하는 것을 특징으로 하는 갈륨비소 전계효과 트랜지스터의 제조방법.The method of claim 7, wherein the substrate under the source and drain electrode regions is not exposed when the buffer layer is formed. 제7항에 있어서, 상기 버퍼층 형성시 상기 소오스 및 드레인전극영역 하부의 기판이 노출되도록 하는 것을 특징으로 하는 갈륨비소 전계효과 트랜지스터의 제조방법.10. The method of claim 7, wherein the substrate under the source and drain electrode regions is exposed when the buffer layer is formed.
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