JPH05265865A - メモリ書込保護装置 - Google Patents
メモリ書込保護装置Info
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- JPH05265865A JPH05265865A JP6330592A JP6330592A JPH05265865A JP H05265865 A JPH05265865 A JP H05265865A JP 6330592 A JP6330592 A JP 6330592A JP 6330592 A JP6330592 A JP 6330592A JP H05265865 A JPH05265865 A JP H05265865A
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- memory
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Abstract
(57)【要約】
【目的】 メモリ書込保護装置に関し、メモリ保護装置
を使用する必要がないときに、メモリ保護機能の障害に
よってシステムダウンすることがなく、信頼性を向上す
ることができ、メモリ書き込みサイクルを短縮して、シ
ステムの性能を向上させることができるようにすること
を目的とする。 【構成】 マスターキーコードを格納するマスターキー
コードレジスタ１と、スレーブキーコードを格納するス
レーブキーコードレジスタ２と、両レジスタに格納され
たキーコードを比較する比較手段３と、比較の結果が一
致したときにメモリへの書込を許可し、不一致のときに
はメモリ４への書込を禁止するメモリライト制御手段５
とを有するメモリ書込保護装置において、上記メモリラ
イト制御手段にキーデータの比較を行わずにメモリへの
書込を許可する、許可手段６を設けて構成する。
を使用する必要がないときに、メモリ保護機能の障害に
よってシステムダウンすることがなく、信頼性を向上す
ることができ、メモリ書き込みサイクルを短縮して、シ
ステムの性能を向上させることができるようにすること
を目的とする。 【構成】 マスターキーコードを格納するマスターキー
コードレジスタ１と、スレーブキーコードを格納するス
レーブキーコードレジスタ２と、両レジスタに格納され
たキーコードを比較する比較手段３と、比較の結果が一
致したときにメモリへの書込を許可し、不一致のときに
はメモリ４への書込を禁止するメモリライト制御手段５
とを有するメモリ書込保護装置において、上記メモリラ
イト制御手段にキーデータの比較を行わずにメモリへの
書込を許可する、許可手段６を設けて構成する。
Description
【産業上の利用分野】本発明はメモリ書込保護装置に係
り、特にマスターキーコードを格納するマスターキーコ
ードレジスタと、スレーブキーコードを格納するスレー
ブキーコードレジスタと、両レジスタに格納されたキー
コードを比較する比較手段と、比較の結果が一致したと
きにメモリへの書込を許可し、不一致のときにはメモリ
への書込を禁止するメモリライト制御手段とを有するメ
モリ書込保護装置に関する。
り、特にマスターキーコードを格納するマスターキーコ
ードレジスタと、スレーブキーコードを格納するスレー
ブキーコードレジスタと、両レジスタに格納されたキー
コードを比較する比較手段と、比較の結果が一致したと
きにメモリへの書込を許可し、不一致のときにはメモリ
への書込を禁止するメモリライト制御手段とを有するメ
モリ書込保護装置に関する。
【従来の技術】従来上述のような装置は、不正プログラ
ム、プログラムミスの他、障害発生時に暴走した中央処
理装置（ＣＰＵ）により、ＯＳ、プログラムのスタック
領域、重要なデータが書換えられてシステムがダウンす
るのを防止するため、このようなメモリの書換えを防止
するものである。このメモリ書込保護装置は、マスター
キーコードを格納するマスターキーコードレジスタと、
一定のメモリ領域に割り振られ、メモリに書込を行うと
きに入力するキーコードであるスレーブキーコードを格
納するスレーブキーコードレジスタとを有し、メモリ領
域への書込の際には、スレーブキーコードレジスタにキ
ーコードを書込み、マスターキーコードレジスタに書き
込まれているマスターキーコードと、書き込まれたスレ
ーブキーコードとを比較してこの両キーコードが一致し
ないと当該メモリ領域への書込を禁止するものとしてい
る。また、この時、キーコードのパリティチェックを行
いキーコードの信頼性を確保するものとしている。
ム、プログラムミスの他、障害発生時に暴走した中央処
理装置（ＣＰＵ）により、ＯＳ、プログラムのスタック
領域、重要なデータが書換えられてシステムがダウンす
るのを防止するため、このようなメモリの書換えを防止
するものである。このメモリ書込保護装置は、マスター
キーコードを格納するマスターキーコードレジスタと、
一定のメモリ領域に割り振られ、メモリに書込を行うと
きに入力するキーコードであるスレーブキーコードを格
納するスレーブキーコードレジスタとを有し、メモリ領
域への書込の際には、スレーブキーコードレジスタにキ
ーコードを書込み、マスターキーコードレジスタに書き
込まれているマスターキーコードと、書き込まれたスレ
ーブキーコードとを比較してこの両キーコードが一致し
ないと当該メモリ領域への書込を禁止するものとしてい
る。また、この時、キーコードのパリティチェックを行
いキーコードの信頼性を確保するものとしている。
【発明が解決しようとする課題】ところで近年メモリ保
護機能を有する中央処理装置（ＣＰＵ）がある。このよ
うな装置では上述したマスターキーコード及びスレーブ
キーコードを使用したメモリ保護を行う必要はない。し
かしながら、このようなＣＰＵを使用してソフトウエア
を実行する場合においても、ＣＰＵのメモリ保護機能が
作動しない処理部分が存在し、上述したメモリ保護装置
を省略することはできない。このよう場合、上記のメモ
リ保護装置を使用しない場合にもマスターキーコードレ
ジスタやスレーブキーコードレジスタの障害等によりキ
ーコードの不一致やパリティチェックエラーにより、不
正な書込があった旨を通知し、使用していないレジスタ
ーの障害等により、システム全体がダウンすることがあ
り問題となっている。また、キーコードの不一致やパリ
ティチェックの検出のため、書き込み終了迄の時間がシ
ステム全体の性能の向上が図れない原因となっている。
そこで、本発明はメモリ保護装置を使用する必要がない
ときに、メモリ保護機能の障害によってシステムダウン
することがなく、信頼性を向上することができ、キーコ
ードの比較やパリティチェック等のサイクルをなくし、
メモリ書き込みサイクルを短縮して、システムの性能を
向上させることができるメモリ書込保護装置を提供する
ことを目的とする。
護機能を有する中央処理装置（ＣＰＵ）がある。このよ
うな装置では上述したマスターキーコード及びスレーブ
キーコードを使用したメモリ保護を行う必要はない。し
かしながら、このようなＣＰＵを使用してソフトウエア
を実行する場合においても、ＣＰＵのメモリ保護機能が
作動しない処理部分が存在し、上述したメモリ保護装置
を省略することはできない。このよう場合、上記のメモ
リ保護装置を使用しない場合にもマスターキーコードレ
ジスタやスレーブキーコードレジスタの障害等によりキ
ーコードの不一致やパリティチェックエラーにより、不
正な書込があった旨を通知し、使用していないレジスタ
ーの障害等により、システム全体がダウンすることがあ
り問題となっている。また、キーコードの不一致やパリ
ティチェックの検出のため、書き込み終了迄の時間がシ
ステム全体の性能の向上が図れない原因となっている。
そこで、本発明はメモリ保護装置を使用する必要がない
ときに、メモリ保護機能の障害によってシステムダウン
することがなく、信頼性を向上することができ、キーコ
ードの比較やパリティチェック等のサイクルをなくし、
メモリ書き込みサイクルを短縮して、システムの性能を
向上させることができるメモリ書込保護装置を提供する
ことを目的とする。
【課題を解決するための手段】本発明において、上記の
課題を解決するための第１の手段は、図１に示すよう
に、マスターキーコードを格納するマスターキーコード
レジスタ１と、スレブキーコードを格納するスレーブキ
ーコードレジスタ２と、両レジスタに格納されたキーコ
ードを比較する比較手段３と、比較の結果が一致したと
きにメモリへの書込を許可し、不一致のときにはメモリ
４への書込を禁止するメモリライト制御手段５とを有す
るメモリ書込保護装置において、キーデータの参照を行
わない上記メモリライト制御手段にキーデータの比較を
行わずにメモリへの書込を許可する、許可手段６を設け
たことである。また、本発明において、上記の課題を解
決するための第２の手段は、上記マスターキーコードレ
ジスタ１に特定の値を入力したときには書込許可信号を
立ち上げる許可信号発生手段を設け、上記メモリライト
制御手段５の許可手段６に出力し、許可手段６はこの書
込許可信号を受けたときはキーデータの比較を行わずに
メモリへの書込を許可することである。さらに、本発明
において、上記の課題を解決するための第３の手段は、
上記スレーブキーコードレジスタ２に特定の値を入力し
たときには書込許可信号を立ち上げる許可信号発生手段
を設け、上記メモリライト制御手段５の許可手段６に出
力し、許可手段６はこの書込許可信号を受けたときはキ
ーデータの比較を行わずにメモリへの書込を許可するこ
とである。
課題を解決するための第１の手段は、図１に示すよう
に、マスターキーコードを格納するマスターキーコード
レジスタ１と、スレブキーコードを格納するスレーブキ
ーコードレジスタ２と、両レジスタに格納されたキーコ
ードを比較する比較手段３と、比較の結果が一致したと
きにメモリへの書込を許可し、不一致のときにはメモリ
４への書込を禁止するメモリライト制御手段５とを有す
るメモリ書込保護装置において、キーデータの参照を行
わない上記メモリライト制御手段にキーデータの比較を
行わずにメモリへの書込を許可する、許可手段６を設け
たことである。また、本発明において、上記の課題を解
決するための第２の手段は、上記マスターキーコードレ
ジスタ１に特定の値を入力したときには書込許可信号を
立ち上げる許可信号発生手段を設け、上記メモリライト
制御手段５の許可手段６に出力し、許可手段６はこの書
込許可信号を受けたときはキーデータの比較を行わずに
メモリへの書込を許可することである。さらに、本発明
において、上記の課題を解決するための第３の手段は、
上記スレーブキーコードレジスタ２に特定の値を入力し
たときには書込許可信号を立ち上げる許可信号発生手段
を設け、上記メモリライト制御手段５の許可手段６に出
力し、許可手段６はこの書込許可信号を受けたときはキ
ーデータの比較を行わずにメモリへの書込を許可するこ
とである。
【作用】本発明によれば、メモリライト制御手段に設け
た許可手段は、キーデータの比較を行うことなく、メモ
リへの書き込みを許可するから、他の何らかの手段でメ
モリの保護が行われる場合には、メモリ書込保護装置を
使用することなく、メモリへの書き込みを行うことがで
き、メモリ書込保護装置の障害によるシステムダウンを
防止することができる。また、キーデータの比較を行わ
ないから、キーデータの比較時間を要せず、システムの
処理速度を向上させることができる。
た許可手段は、キーデータの比較を行うことなく、メモ
リへの書き込みを許可するから、他の何らかの手段でメ
モリの保護が行われる場合には、メモリ書込保護装置を
使用することなく、メモリへの書き込みを行うことがで
き、メモリ書込保護装置の障害によるシステムダウンを
防止することができる。また、キーデータの比較を行わ
ないから、キーデータの比較時間を要せず、システムの
処理速度を向上させることができる。
【実施例】以下、本発明に係るメモリ書込保護装置の実
施例を図面に基づいて詳細に説明する。図２乃至図５は
本発明に係るメモリ書込保護装置の実施例を示すもので
ある。本実施例において、メモリ書込保護装置は、図２
に示すような構成を有する。同図において、１１は中央
処理装置（ＣＰＵ）、１２は本装置によって保護される
メモリ、１３はマスターキーコードを格納すると共に、
入力されているマスターキーコードが“０”であると
き、マスターキーコード“０”信号を出力するマスター
キーコードレジスタ、１４はマスターキーコードのデー
タのチェックを行うための訂正子、１５はスレーブキー
コードを格納するスレーブキーコードレジスタ、１６は
スレーブキーコードのデータのチェックを行うための訂
正子、１７はマスターキーコードと訂正子とを受け、デ
ータのエラーを検出しエラー信号を出力するエラー検出
部、１７はスレーブキーコードと訂正子とを受けデータ
のエラーを検出するエラー検出部、１８はマスターキー
コードとスレーブキーコードとを比較して一致したとき
にはライト許可信号を発生するデータ比較部を示してい
る。また、同図において、１９はＣＰＵ（又は、各Ｉ／
Ｏ２０〜２２）のライト信号を受けたときにレディー信
号を返し、上記エラー信号、ライト許可信号を受け、キ
ーコードにエラーがなく、両キーコードが一致したとき
及びマスターキーコードレジスタに格納されたマスター
キーコード“０”信号を受けたときにメモリライト信号
を、またエラー信号が入力したり、キーコードが一致せ
ずライト許可信号が入力しないときにＮＭＩ（Non Mask
able Interruption ）信号を発生するメモリライト制御
部を示している。そして、本実施例では、上記メモリラ
イト制御部は図３に示すように、クロック信号により作
動し、ＣＰＵ（又は、各Ｉ／Ｏ２０〜２２）のライト信
号でクリアーが解除されるカウンタ３１と、マスターキ
ーコード“０”信号とカウンタのＱ０信号とを入力とす
るアンドゲート３２と、カウンタ３１のＱ０，Ｑ１，Ｑ
２信号とインバータ３３で反転されたマスターキーコー
ド“０”とを入力とするアンドゲート３４と、キーコー
ドの不一致信号（上述したライト許可信号の反転信号）
と、データエラー信号を入力とするノアゲート３５と、
上記マスターキーコード“０”信号と、上記ノアゲート
の出力を入力とするオアゲート３６と、このオアゲート
の出力を反転するインバータ３７と、上記アンドゲート
３２とアンドゲート３４の出力を入力としてレディ信号
を出力するオアゲート３８と、このレディ信号と上記オ
アゲート３６の出力を入力として、書込許可信号である
ライトイネーブル信号（ＷＥ）を出力するアンドゲート
３９とから構成している。次に本実施例に係るメモリ書
込保護装置の作動を説明する。まず、ＣＰＵ１１（又
は、各Ｉ／Ｏ２０〜２２）はマスターキーコードレジス
タ１３にマスターキーコードを書き込む。即ち、ＣＰＵ
１１（又は、各Ｉ／Ｏ２０〜２２）はアドレスとデータ
とを送出してメモリライト制御部１９から直ちにレディ
信号を受け取る。この時マスターキーコードレジスタ１
３とスレーブキーコードレジスタ１５はＣＰＵ１１から
直接ライトパルスを受け取り、メモリライト制御部１９
はマスターキーコードレジスタ１３への書き込みである
ことを認識して直ちにＣＰＵ１１（又は、各Ｉ／Ｏ２０
〜２２）にレディ信号を返す。次にメモリに書き込みを
行う時には、ＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）
はスレーブキーコードレジスタ１５にスレーブキーコー
ドを書き込む。即ち、ＣＰＵ１１（又は、各Ｉ／Ｏ２０
〜２２）はアドレスとデータとを送出してメモリライト
制御部１９から直ちにレディを受け取る。この時スレー
ブレジスタはＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）
から直接ライトパルスを受け取り、メモリライト制御部
１９はスレーブキーコードレジスタ１５への書き込みで
あることを認識して直ちにＣＰＵ１１（又は、各Ｉ／Ｏ
２０〜２２）にレディ信号を返す。そして、ＣＰＵ１１
（又は、各Ｉ／Ｏ２０〜２２）がメモリ１２または、キ
ーレジスタ以外のレジスタにデータを書き込むときに
は、メモリライト制御部１９は直ちにマスターキーコー
ドレジスタ１３を読み取り“０”であるときには直ちに
ライトイネーブル信号を発生して直ちにレディ信号を発
生し、ライトサイクルを終了する。マスターキーコード
レジスタ１３のキーコードが“０”以外のときには、Ｃ
ＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）が送出したアド
レスに対応するスレーブキーコードレジスタ１５を読み
取る。そしてマスターキーコードとスレーブキーコード
とが一致したときには直ちにメモリライト信号を発生し
て、レディ信号をＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２
２）に発生して、ライトサイクルを終了する。これを、
図４及び図５に示すタイミングチャートに基づいて説明
すれば、マスターキーコード“０”信号が立ち上がって
いないときには図５に示すように、ＣＰＵ１１（又は、
各Ｉ／Ｏ２０〜２２）からライト信号が立ち上がると、
カウンタ３１のクリアを解除してスレーブキーコードマ
スターキーコード不一致信号と、エラー信号が確定する
まで一定時間カウンタをクロックで作動させ、エラー信
号も不一致信号も立ち上がらない場合にレディ信号とラ
イトイネーブル信号とを立ち上げる。また、同様にマス
ターキーコードが“０”でなく、マスターキーコードと
スレーブキーコードとが不一致の場合には、図４（２）
に示すように、ＣＰＵ１１からライト信号が立ち上がる
と、カウンタ３１をクリアしてスレーブキーコードマス
ターキーコード不一致信号と、エラー信号が確定するま
で一定時間カウンタをクロックで作動させ、不一致信号
が立ち上がるとレディ信号とＮＭＩ信号とを立ち上げ
る。そして、本実施例において、ＣＰＵ１１（又は、各
Ｉ／Ｏ２０〜２２）のメモリ保護機能を使用するときに
はマスターキーコードレジスタ１３に“０”を入力して
おく。すると、図４（１）に示すように、マスターキー
コード“０”信号が立ち上がっているので、ＣＰＵ１１
（又は、各Ｉ／Ｏ２０〜２２）のライト信号が立ち上が
ると、直ちにライトイネーブル信号が出力され、同時に
レディ信号が出力される。従って本実施例によれば、Ｃ
ＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）のメモリ保護機
能を使用するときには、マスターキーコードレジスタ１
３に“０”を入力しておけば、ＣＰＵ１１（又は、各Ｉ
／Ｏ２０〜２２）のライト信号を受けキーレジスタの比
較及びエラーチェックを行うことなくメモリライト制御
部１９はライトイネーブル信号を発生する。したがっ
て、使用していないレジスタ等の障害でシステム全体が
ダウンすることはなくなる。またメモリ書き込み時にお
いてキーデータのエラーチェック及び照合を行わないの
でライトサイクルを短いものとすることができ、システ
ム全体の処理能力を向上させることができる。尚、上記
の実施例ではＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）
のメモリ保護機能を使用するときには、マスターキーコ
ードレジスタの値を“０”と設定することとしたが、ス
レーブキーコードレジスタの値を“０”として同様の処
理を行うことができる。またこの値は“０”に限らず任
意の値とすることができる。更に、本実施例ではタイマ
制御２０、ディスク制御部２１、画面制御部２２及びキ
ー制御部２３を設け、この各Ｉ／ＯがＣＰＵの代わりに
マスターとなり、メモリをアクセスする場合（ＤＭＡ）
も全く同様に動作するものとしている。
施例を図面に基づいて詳細に説明する。図２乃至図５は
本発明に係るメモリ書込保護装置の実施例を示すもので
ある。本実施例において、メモリ書込保護装置は、図２
に示すような構成を有する。同図において、１１は中央
処理装置（ＣＰＵ）、１２は本装置によって保護される
メモリ、１３はマスターキーコードを格納すると共に、
入力されているマスターキーコードが“０”であると
き、マスターキーコード“０”信号を出力するマスター
キーコードレジスタ、１４はマスターキーコードのデー
タのチェックを行うための訂正子、１５はスレーブキー
コードを格納するスレーブキーコードレジスタ、１６は
スレーブキーコードのデータのチェックを行うための訂
正子、１７はマスターキーコードと訂正子とを受け、デ
ータのエラーを検出しエラー信号を出力するエラー検出
部、１７はスレーブキーコードと訂正子とを受けデータ
のエラーを検出するエラー検出部、１８はマスターキー
コードとスレーブキーコードとを比較して一致したとき
にはライト許可信号を発生するデータ比較部を示してい
る。また、同図において、１９はＣＰＵ（又は、各Ｉ／
Ｏ２０〜２２）のライト信号を受けたときにレディー信
号を返し、上記エラー信号、ライト許可信号を受け、キ
ーコードにエラーがなく、両キーコードが一致したとき
及びマスターキーコードレジスタに格納されたマスター
キーコード“０”信号を受けたときにメモリライト信号
を、またエラー信号が入力したり、キーコードが一致せ
ずライト許可信号が入力しないときにＮＭＩ（Non Mask
able Interruption ）信号を発生するメモリライト制御
部を示している。そして、本実施例では、上記メモリラ
イト制御部は図３に示すように、クロック信号により作
動し、ＣＰＵ（又は、各Ｉ／Ｏ２０〜２２）のライト信
号でクリアーが解除されるカウンタ３１と、マスターキ
ーコード“０”信号とカウンタのＱ０信号とを入力とす
るアンドゲート３２と、カウンタ３１のＱ０，Ｑ１，Ｑ
２信号とインバータ３３で反転されたマスターキーコー
ド“０”とを入力とするアンドゲート３４と、キーコー
ドの不一致信号（上述したライト許可信号の反転信号）
と、データエラー信号を入力とするノアゲート３５と、
上記マスターキーコード“０”信号と、上記ノアゲート
の出力を入力とするオアゲート３６と、このオアゲート
の出力を反転するインバータ３７と、上記アンドゲート
３２とアンドゲート３４の出力を入力としてレディ信号
を出力するオアゲート３８と、このレディ信号と上記オ
アゲート３６の出力を入力として、書込許可信号である
ライトイネーブル信号（ＷＥ）を出力するアンドゲート
３９とから構成している。次に本実施例に係るメモリ書
込保護装置の作動を説明する。まず、ＣＰＵ１１（又
は、各Ｉ／Ｏ２０〜２２）はマスターキーコードレジス
タ１３にマスターキーコードを書き込む。即ち、ＣＰＵ
１１（又は、各Ｉ／Ｏ２０〜２２）はアドレスとデータ
とを送出してメモリライト制御部１９から直ちにレディ
信号を受け取る。この時マスターキーコードレジスタ１
３とスレーブキーコードレジスタ１５はＣＰＵ１１から
直接ライトパルスを受け取り、メモリライト制御部１９
はマスターキーコードレジスタ１３への書き込みである
ことを認識して直ちにＣＰＵ１１（又は、各Ｉ／Ｏ２０
〜２２）にレディ信号を返す。次にメモリに書き込みを
行う時には、ＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）
はスレーブキーコードレジスタ１５にスレーブキーコー
ドを書き込む。即ち、ＣＰＵ１１（又は、各Ｉ／Ｏ２０
〜２２）はアドレスとデータとを送出してメモリライト
制御部１９から直ちにレディを受け取る。この時スレー
ブレジスタはＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）
から直接ライトパルスを受け取り、メモリライト制御部
１９はスレーブキーコードレジスタ１５への書き込みで
あることを認識して直ちにＣＰＵ１１（又は、各Ｉ／Ｏ
２０〜２２）にレディ信号を返す。そして、ＣＰＵ１１
（又は、各Ｉ／Ｏ２０〜２２）がメモリ１２または、キ
ーレジスタ以外のレジスタにデータを書き込むときに
は、メモリライト制御部１９は直ちにマスターキーコー
ドレジスタ１３を読み取り“０”であるときには直ちに
ライトイネーブル信号を発生して直ちにレディ信号を発
生し、ライトサイクルを終了する。マスターキーコード
レジスタ１３のキーコードが“０”以外のときには、Ｃ
ＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）が送出したアド
レスに対応するスレーブキーコードレジスタ１５を読み
取る。そしてマスターキーコードとスレーブキーコード
とが一致したときには直ちにメモリライト信号を発生し
て、レディ信号をＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２
２）に発生して、ライトサイクルを終了する。これを、
図４及び図５に示すタイミングチャートに基づいて説明
すれば、マスターキーコード“０”信号が立ち上がって
いないときには図５に示すように、ＣＰＵ１１（又は、
各Ｉ／Ｏ２０〜２２）からライト信号が立ち上がると、
カウンタ３１のクリアを解除してスレーブキーコードマ
スターキーコード不一致信号と、エラー信号が確定する
まで一定時間カウンタをクロックで作動させ、エラー信
号も不一致信号も立ち上がらない場合にレディ信号とラ
イトイネーブル信号とを立ち上げる。また、同様にマス
ターキーコードが“０”でなく、マスターキーコードと
スレーブキーコードとが不一致の場合には、図４（２）
に示すように、ＣＰＵ１１からライト信号が立ち上がる
と、カウンタ３１をクリアしてスレーブキーコードマス
ターキーコード不一致信号と、エラー信号が確定するま
で一定時間カウンタをクロックで作動させ、不一致信号
が立ち上がるとレディ信号とＮＭＩ信号とを立ち上げ
る。そして、本実施例において、ＣＰＵ１１（又は、各
Ｉ／Ｏ２０〜２２）のメモリ保護機能を使用するときに
はマスターキーコードレジスタ１３に“０”を入力して
おく。すると、図４（１）に示すように、マスターキー
コード“０”信号が立ち上がっているので、ＣＰＵ１１
（又は、各Ｉ／Ｏ２０〜２２）のライト信号が立ち上が
ると、直ちにライトイネーブル信号が出力され、同時に
レディ信号が出力される。従って本実施例によれば、Ｃ
ＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）のメモリ保護機
能を使用するときには、マスターキーコードレジスタ１
３に“０”を入力しておけば、ＣＰＵ１１（又は、各Ｉ
／Ｏ２０〜２２）のライト信号を受けキーレジスタの比
較及びエラーチェックを行うことなくメモリライト制御
部１９はライトイネーブル信号を発生する。したがっ
て、使用していないレジスタ等の障害でシステム全体が
ダウンすることはなくなる。またメモリ書き込み時にお
いてキーデータのエラーチェック及び照合を行わないの
でライトサイクルを短いものとすることができ、システ
ム全体の処理能力を向上させることができる。尚、上記
の実施例ではＣＰＵ１１（又は、各Ｉ／Ｏ２０〜２２）
のメモリ保護機能を使用するときには、マスターキーコ
ードレジスタの値を“０”と設定することとしたが、ス
レーブキーコードレジスタの値を“０”として同様の処
理を行うことができる。またこの値は“０”に限らず任
意の値とすることができる。更に、本実施例ではタイマ
制御２０、ディスク制御部２１、画面制御部２２及びキ
ー制御部２３を設け、この各Ｉ／ＯがＣＰＵの代わりに
マスターとなり、メモリをアクセスする場合（ＤＭＡ）
も全く同様に動作するものとしている。
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ（又は、Ｉ／Ｏ）のメモリ保護機能を使用すると
きには、ＣＰＵ（又は、Ｉ／Ｏ）のライト信号を受け、
キーレジスタの比較及びエラーチェックを行うことなく
メモリライト制御部はライトイネーブル信号を発生する
から、使用していないレジスタ等の障害でシステム全体
がダウンすることはなくなり、またメモリ書き込み時に
おいて、キーデータのエラーチェック及び照合を行わな
いのでライトサイクルを短いものとすることができ、シ
ステム全体の処理能力を向上させることができるという
効果を奏する。
ＣＰＵ（又は、Ｉ／Ｏ）のメモリ保護機能を使用すると
きには、ＣＰＵ（又は、Ｉ／Ｏ）のライト信号を受け、
キーレジスタの比較及びエラーチェックを行うことなく
メモリライト制御部はライトイネーブル信号を発生する
から、使用していないレジスタ等の障害でシステム全体
がダウンすることはなくなり、またメモリ書き込み時に
おいて、キーデータのエラーチェック及び照合を行わな
いのでライトサイクルを短いものとすることができ、シ
ステム全体の処理能力を向上させることができるという
効果を奏する。
【図１】本発明の原理を示す図である。
【図２】本発明に係るメモリ書込保護装置の実施例を示
すブロック図である。
すブロック図である。
【図３】図２に示したメモリ書込保護装置のメモリライ
ト制御部の構成を示すブロック図である。
ト制御部の構成を示すブロック図である。
【図４】図２に示したメモリ書込保護装置の作動を示す
タイミングチャートである。
タイミングチャートである。
【図５】図２に示したメモリ書込保護装置の作動を示す
タイミングチャートである。
タイミングチャートである。
１ マスターキーコードレジスタ ２ スレーブキーコードレジスタ ３ 比較手段 ４ メモリ ５ メモリライト制御部 ６ 許可手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤坂 伸彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 橋本 繁 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項１】 マスターキーコードを格納するマスター
キーコードレジスタ（１）と、スレーブキーコードを格
納するスレーブキーコードレジスタ（２）と、両レジス
タに格納されたキーコードを比較する比較手段（３）
と、比較の結果が一致したときにメモリへの書込を許可
し、不一致のときにはメモリ（４）への書込を禁止する
メモリライト制御手段（５）とを有するメモリ書込保護
装置において、 上記メモリライト制御手段にキーデータの比較を行わず
にメモリへの書込を許可する、許可手段（６）を設けた
ことを特徴とするメモリ書込保護装置。 - 【請求項２】 上記マスターキーコードレジスタ（１）
に特定の値を入力したときには書込許可信号を立ち上げ
る許可信号発生手段を設け、上記メモリライト制御手段
（５）の許可手段（６）に出力し、許可手段（６）はこ
の書込許可信号を受けたときはキーデータの比較を行わ
ずにメモリへの書込を許可することを特徴とする請求項
１記載のメモリ書込保護装置。 - 【請求項３】 上記スレーブキーコードレジスター
（２）に特定の値を入力したときには書込許可信号を立
ち上げる許可信号発生手段を設け、上記メモリライト制
御手段（５）の許可手段（６）に出力し、許可手段
（６）はこの書込許可信号を受けたときはキーデータの
比較を行わずにメモリへの書込を許可することを特徴と
する請求項１記載のメモリ書込保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330592A JPH05265865A (ja) | 1992-03-19 | 1992-03-19 | メモリ書込保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6330592A JPH05265865A (ja) | 1992-03-19 | 1992-03-19 | メモリ書込保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265865A true JPH05265865A (ja) | 1993-10-15 |
Family
ID=13225454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6330592A Pending JPH05265865A (ja) | 1992-03-19 | 1992-03-19 | メモリ書込保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910127B1 (en) * | 2001-12-18 | 2005-06-21 | Applied Micro Circuits Corporation | System and method for secure network provisioning by locking to prevent loading of subsequently received configuration data |
-
1992
- 1992-03-19 JP JP6330592A patent/JPH05265865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6910127B1 (en) * | 2001-12-18 | 2005-06-21 | Applied Micro Circuits Corporation | System and method for secure network provisioning by locking to prevent loading of subsequently received configuration data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |